데이터 처리 유니트에 2진 제어 신호 및 스테이터스 신호를결합하기 위한 장치

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(51)Int. Cl.6
G06F 13/14
(11) 공개번호 특1998-703774
(43) 공개일자 1998년12월05일
(21) 출원번호 특1997-707174
(22) 출원일자 1997년10월10일
번역문제출일자 1997년10월10일
(86) 국제출원번호 PCT/DE 96/000523 (87) 국제공개번호 WO 96/032680
(86) 국제출원출원일자 1996년03월25일 (87) 국제공개일자 1996년10월17일
(81) 지정국 EP 유럽특허 : 오스트리아 벨기에 스위스 독일 덴마크 스페인 프랑스
영국 그리스 아일랜드 이탈리아 룩셈부르크 모나코 네덜란드 포르투
칼 스웨덴 핀랜드
국내특허 : 중국 일본 대한민국 미국 싱가포르
(30) 우선권주장 195 13 548.2 1995년04월10일 독일(DE)
(71) 출원인 지멘스악티엔게젤샤프트 디터크리스트
독일 데-80333 뮌헨 빗텔스바헬플랏츠 2
(72) 발명자 슈트라이헤르트,게르하르트
독일 데-92353 포스트바우어-헹 라이파이젠슈트라쎄 1
(74) 대리인 남상선
심사청구 : 없음
(54) 데이터 처리 유니트에 2진 제어 신호 및 스테이터스 신호를결합하기 위한 장치
요약
각각의 2진 신호(B1...Bn)가 별도의 예비 스위칭 모듈(M1...Mn)에 공급되고, 상기 예비 스위칭 모듈
(M1...Mn)은 프로세서(MP)를 통해 용도에 알맞게 전환 스위칭됨으로써, 대응하는 2진 신호(B1...Bn)의 액
티브 상태가 나타나면 프로세서(MP)의 정상 프로그램 흐름을 차단시키는 인터럽트 신호(IR1...IRn) 또는
정상 프로그램 흐름 동안 프로세서(MP)에 의해 검출될 수 있는 스테이터스 신호(ST1...STn)를
발생시킨다. 바람직하게는 인터럽트 신호(IR1...IRn)에 대한 레지스터(RIR) 및 스테이터스 신호
(ST1...STn)에 대한 레지스터(RST)가 프로세서(MP)에 배치된다. 인터럽트 신호(IRn)의 발생시 프로세서
(MP)의 정상 프로그램 흐름이 차단되고, 인터럽트 신호(IR1...IRn)에 대한 레지스터의 내용이 판독되며,
인터럽트 신호(IR1...IRn)의 발생을 위해 전환 스위칭된 예비 스위칭 모듈(M1...Mn)에 대해 제 1 리세트
신호(RMI)가 발생된다. 프로세서 프로그램의 정상 흐름 동안 스테이터스 신호(ST1...STn)에 대한 레지스
터의 내용이 판독되고, 스테이터스 신호(ST1...STn)의 발생을 위해 전환 스위칭된 예비 스위칭 모듈
(M1...Mn)에 대해 제 2 리세트 신호(RMS)가 발생된다. 본 발명은 모드 비트 제어로 인해 신속한 반응을
필요로 하는 인터럽트 2진 신호 뿐만 아니라 낮은 우선 순위를 가진 스테이터스 신호에도 보편적으로 사
용될 수 있다.
대표도
도1
명세서
기술분야
본 발명은 데이터 처리 유니트에 2진 제어 및 스테이터스 신호를 결합하기 위한 장치에 관한 것이다.
배경기술
예컨대, 기술 설비, 기계, 장치 등과 같은 기술적 프로세스를 자동화할 때 데이터 처리 장치, 예컨대 프
로세스 컴퓨터, 축적 프로그램 제어, 수치 제어 또는 용도에 알맞게 개발된 집적 회로(소위 ASIC)를 이용
해서 일반적으로 다수의 2진 제어 및 스테이터스 신호가 처리되어야 한다. 데이터 처리 장치는 이하에서
편의상 프로세서라 한다. 그러나, 이로 인해 종래의 마이크로 프로세서에만 한정되는 것은 아니다. 2진
제어 및 스테이터스 신호(이하, 편의상 2진 신호라 한다)는 기술적 프로세스 중에 적합한 발생기에 의해
실제 상태에 따라 발생되거나 또는 특별한 작동 상태의 발생시 발생되어 프로세서에 공급되어야 한다.
이로 인해, 각각의 2진 신호에 의해 통보되는 변동된 상태에 대한 적합한 반응의 의미로 프로세서 프로그
램 흐름의 변동이 프로세서 내에서 야기된다.
이러한 상태 변동은 2개의 그룹으로 나누어질 수 있다. 제 1 그룹의 상태 변동에서는 소위 알람 신호가
다루어진다. 이것에 속한 2진 신호는 우선 순위로 인해 프로세서의 신속한 반응을 필요로 한다. 이러한
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2진 신호는 이하 인터럽트 2진 신호라 한다. 마이크로 프로세서에서 이러한 신속한 반응은 소위 인터럽
트를 이용한 진행 중인 프로그램의 즉각적인 차단에 의해 이루어질 수 있다. 제 2 그룹의 상태 변동에서
는 보다 덜 임계적인, 대개 장기간에 걸쳐 발생하는 작동 변동을 나타내는 소위 스테이터스 신호가 다루
어진다. 이것에 속한 2진 신호(이하, 스테이터스 신호라 한다)는 프로세서의 신속한 반응을 필요로 하지
는 않지만, 제공된 시간 내에 정상적으로 프로세서의 프로그램 흐름 내로 전달되어야 한다.
문제점은 지금까지는 대개 각각의 2진 신호, 특히 인터럽트의 트리거에 의한 프로세서의 신속한 반응을
필요로 하는 제 1 그룹의 2진 신호가 별도의 신호 형태로 프로세서 시스템에 공급된다는 것이다.
예컨대, 용도에 알맞는 회로(ASIC)가 매우 많은 내부의 인터럽트 소오스를 가지면, 매우 많은 단자가
ASIC의 출력 및 프로세서 시스템의 입력에 있어야 한다. 다른 한편으로는 스테이터스 변동을 신호화하는
제 2 그룹의 2진 신호를 프로세서에 공급하는 방식이 일반적으로 인터럽트 2진 신호와는 다르다.
따라서, 프로세서 입력에 있는 인터럽트 및 스테이터스 2진 신호에 대해 종종 하드웨어가 다른 장치가 제
공된다. 이로 인해, 회로 비용이 부가로 증가된다.
Helmut Mueller 및 Lothar Walz 저, Mikroprozessortechnik, Vogel Fachbuchverlag Wuerzburg, 제 1판
1988, 페이지 237 내지 255에는 소위 병렬 인터페이스 모듈이 기술되어 있다. 상기 모듈은 각각 포트로
불리는 2개의 입력 또는 출력 데이터 레지스터를 포함한다. 데이터 방향의 선택은 프로그램을 통해 이루
어지고, 포트에 대해 다수의 동작 모드가 제공될 수 있다. 개별 비트-입력/출력으로 불리는 동작 모드에
서는 하나의 포트의 각각의 비트가 개별 비트 명령에 의해 변동될 수 있고 출력되거나 독입될 수 있다.
또한, 입력으로 접속되는 각각의 비트는 인터럽트를 트리거시킬 수 있다.
발명의 상세한 설명
본 발명의 목적은 보편적으로 사용될 수 있는 장치를 제공하는 것이다.
상기 목적은 청구 범위 제 1항에 제시된 장치에 의해 달성된다. 본 발명의 바람직한 실시예는 청구 범위
종속항에 제시된다.
본 발명에 따른 장치는 본 발명에 따른 예비 스위칭 모듈에서의 적합한 내부 예비 처리로 인해 간단한 방
식으로 두 그룹의 2진 신호, 즉 인터럽트 2진 신호 및 스테이터스 2진 신호가 하나의 프로세서에 공급될
수 있다는 장점을 갖는다.
본 발명을 첨부된 도면을 참고로 구체적으로 설명하면 하기와 같다.
도면의 간단한 설명
도 1은 본 발명에 따른 장치의 블록 회로도이고,
도 2는 본 발명에 따른 장치의 예비 스위칭 모듈의 제 1 실시예이며,
도 3은 본 발명에 따른 장치의 예비 스위칭 모듈의 제 2 실시예이다.
실시예
도 1의 좌측 부분에서 2진 제어 및 스테이터스 신호(B1...Bn)(이하 2진 신호라 한다)가 외부로 부터 본
발명에 따른 회로에 공급된다. 각각의 2진 신호(B1...Bn)는 예비 처리 유니트의 예비 스위칭 모듈
(M1...Mn)에 각각 할당된다. 도 1에서는 편의상 2진 신호(B1)에 속한 예비 스위칭 모듈(M1)만이 도시되
는 한편, 다른 예비 스위칭 모듈은 일반적인 모듈(Mn)로 도시되어 있다. 예비 처리가 이루어진 후에, 2
진 신호(B1...Bn)가 소위 인터럽트 신호(IR1...IRn) 및/또는 스테이터스 신호(ST1...STn)의 형태로 각각
의 예비 스위칭 모듈(M1...Mn)의 출력에 나타나고 도 1의 우측 부분에 도시된 프로세서(MP)의 입력 및 출
력 인터페이스 영역에 공급된다. 상기 인터럽트 신호 및 스테이터스 신호의 발생 및 동작은 하기에 설명
된다.
본 발명에 따라 각각의 예비 스위칭 모듈(M1...Mn)은 바람직하게는 소위 모드 비트(MB1...MBn)를 통해 전
환 스위칭됨으로써, 프로세서(MP)의 인터럽트를 트리거시키는 신호(이하, 인터럽트 2진 신호라 한다) 또
는 스테이터스를 프로세서에 알리는 2진 신호(이하, 스테이터스 2진 신호라 한다)가 관련 2진 신호
(B1...Bn)에 용도에 알맞게 자유로이 할당될 수 있다. 이러한 할당에 따라, 2진 신호(B1...Bn)가 소위
인터럽트 신호(IR1...IRn) 또는 소위 스테이터스 신호(ST1...STn)의 형태로 예비 스위칭 모듈(M1...Mn)의
출력에 나타난다. 모드 비트(MB1...MBn)는 프로세서(MP)에 의해 바람직하게는 충전 신호(LMB)를 통해 먼
저 레지스터(RMB)에 기입된다. 비트의 분할을 위해, 레지스터(RMB)의 출력이 할당된 모드 비트
(MB1...MBn)의 공급을 위한 각각의 예비 스위칭 모듈(M1...Mn)의 대응하는 입력에 각각 접속된다. 부가
의 설명을 위해, 중요도 0를 가진 모드 비트가 대응하는 예비 스위칭 모듈을 전환 스위칭시킴으로써, 상
기 예비 스위칭 모듈이 입력에 있는 2진 신호(Bn)를 출력에 있는 인터럽트 신호(IRn)로 변환시키는 것으
로 가정한다. 다른 한편으로는 중요도 1을 가진 모드 비트가 대응하는 예비 스위칭 모듈을 전환 스위칭
시킴으로써, 상기 예비 스위칭 모듈이 입력에 있는 2진 신호(Bn)를 출력에 있는 스테이터스 신호(STn)로
변환시키는 것으로 가정한다.
이러한 장치는 제한 없이 항상 인터럽트 신호로서 또는 스테이터스 신호로서의 분류가 하나의 2진 신호
(B1...Bn)에 할당될 수 있다는 즉, 할당이 자유로이 파라메터화될 수 있다는 장점을 갖는다. 실제로는
전체 2진 신호(B1...Bn) 중 어느 것이 프로세서의 신속한 반응을 필요로 하는지, 어느 것이 그런 것을 필
요로 하지 않는지에 대한 결정이 종종 나중에 개발 과정에서 이루어지며, 상기 결정은 경우에 따라 정정
되어야 한다. 상기 상황은 본 발명에 의해 2진 신호가 모드 비트 제어를 통해 용도에 알맞게 프로세서의
인터럽트 처리로부터 배제되든지, 또는 인터럽트 처리되든지 하는 방식으로 고려된다.
프로세서(MP)의 마주놓인 입력 및 출력 인터페이스 영역에는 액티브 인터럽트 신호(IR1...IRn)를 동시에
받기 위해, 제 1 레지스터(RIR)가 배치된다. 상기 레지스터(RIR)는 제어 비트(SIR)를 통해 상태들을 판
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독하여 저장하도록 전환 스위칭될 수 있다. 액티브 스테이터스 신호(ST1...STn)를 동시에 받기 위해, 상
기 레지스터(RIR)에 평행하게 제 2 레지스터(RST)가 배치된다. 상기 제 2 레지스터(RST)는 제어 비트
(SST)를 통해 마찬가지로 상태들을 판독하여 저장하도록 전환 스위칭될 수 있다. 이 경우, 이용될 수 있
는 인터럽트 신호(IR1...IRn) 및 스테이터스 신호(ST1...STn)의 수는 존재하는 2진 신호(B1...Bn)의 수에
상응하므로 레지스터(RIR) 및 (RST)의 비트 폭을 결정한다.
레지스터의 내용은 프로세서(MP)에 의해 데이터 버스(DB)를 통해 적합한 시점에서 독입되어 상응하게 후
속 처리된다. 인터럽트 2진 신호로서 분류된 하나 또는 다수의 2진 신호(B1...Bn)가 나타나면, 이것은
모든 인터럽트 신호(IR1...IRn)를 통합하는 하나의 논리 OR 게이트(IRO)를 통해 제어신호(AIR)을 트리거
시킨다. 상기 신호는 하나 이상의 액티브 인터럽트 2진 신호(B1...Bn) 및 대응하는 시퀀스 신호
(IR1...IRn)의 존재를 프로세서(MP)에 신호화한다. 그에 따라 프로세서(MP)는 정상 프로그램 흐름을 차
단시키고, 제어 비트(SIR)를 통해 레지스터(RIR)를 활성화시킴으로써, 레지스터(RIR)의 전체 내용 및 그
에 따라 그룹(IR1...IRn)의 액티브 신호가 데이터 버스(DB)를 통해 프로세서(MP)에 공급된다. 그에 따라
프로세서는 액티브 인터럽트 2진 신호의 각각에 별도로 할당된 동작을 트리거시킬 수 있다.
다른 한편으로는 상태 2진 신호로 분류된 하나 또는 다수의 2진 신호(B1...Bn)가 발생하면, 이것은 레지
스터(RST)의 입력에 나타난다. 그것의 내용은 프로세서의 정상 동작시 프로세서 내의 메인 프로그램에
의해 제어되어, 레지스터(RST)에 작용하는 제어 비트(SST)에 의해 데이터 버스(DB)를 통해 프로세서(MP)
에 공급된다. 그것에 따라 프로세서는 재차 액티브 스테이터스 2진 신호의 각각에 개별적으로 할당된 동
작을 트리거시킨다.
따라서, 본 발명에 따른 장치는 소오스로서 사용되는 상이한 2진 신호(B1...Bn) 중 시간적으로 연속해서
액티브하게 되고 여전히 처리되지 않은 다수의 인터럽트 신호가 레지스터(RIR)의 판독에 의해 프로세서에
단 하나의 인터럽트 과정으로 공급될 수 있다는 장점을 갖는다. 이러한 중간 버퍼 기능에 의해, 한편으
로는 예기치 않게 신속히 다시 사라지는 인터럽트 2진 신호의 분실 및 다른 한편으로는 직접 연속하는 인
터럽트에 의한 프로세서(MP) 프로그램 흐름의 여러 번의 차단이 방지된다. 거의 동시에 액티브하게 되는
인터럽트 신호(IR1...IRn)는 낮은 우선 순위를 갖기 때문에 별도의 인터럽트 과정을 야기시키기 않는다.
여러 번의, 경우에 따라 시간적으로 직접 연속하는 프로세서 프로그램의 차단이 방지됨으로써, 프로세서
의 부하가 감소된다. 오히려, 레지스터(RIR) 내용의 판독에 의해 거의 동시에 액티브하게 검출되는 모든
인터럽트 신호가 소프트웨어에 의해 제어됨으로써 차례로 처리된다. 다른 한편으로는 시간적으로 덜 임
계적인 2진 신호는 프로세서에서 인터럽트를 야기시키지 않지만, 그것이 짧은 펄스로만 나타날 때도 레지
스터(RST)를 통해 확실하게 검출될 수 있다.
레지스터(RIR) 또는 레지스터(RST)의 내용이 프로세서(MP)에 의해 판독되면, 프로세서(MP)는 리세트 신호
(RMI) 또는 (RMS)를 전달한다. 도 1에 도시된 바와 같이, 상기 신호쌍이 예비 스위칭 모듈(M1...Mn)의
각각에 공급되기는 하지만, 대응하는 모드 비트(MB1...MBn)에 의한 각각의 예비 스위칭 모듈의 프리세팅
(presetting)으로 인해 모든 예비 스위칭 모듈(M1...Mn)이 동일한 방식으로 리세트되지 않는다. 오히려,
레지스터(RIR)의 판독 및 이로 인한 관련 리세스 신호(RMI)의 활성화 후에, 대응하는 모드 비트(MBn)를
통해 전환 스위칭됨으로써 출력에 있는 인터럽트 신호(IRn)가 입력에 있는 액티브 2진 신호(Bn)에 할당되
는, 그러한 예비 스위칭 모듈(Mn)만이 리세트된다. 이것에 상응하게, 레지스터(RST)의 판독 및 이로 인
한 관련 리세트 신호(RMS)의 활성화 후에, 대응하는 모드 비트(MBn)를 통해 전환 스위칭됨으로써 출력에
있는 스테이터스 신호(STn)가 입력에 있는 액티브 2진 신호(Bn)에 할당되는, 그러한 예비 스위칭 모듈
(Mn)만이 리세트된다.
상기 장치는 모드 비트를 통해 인터럽트 신호 및 스테이터스 신호로 분류된 2진 신호의 처리가 서로 분리
되어 이루어진다는 장점을 갖는다. 한편으로는, 스테이터스 신호의 그룹이 레지스터(RIR)를 통해 검출된
인터럽트 신호와는 시간적으로 분리되어 레지스터(RST)를 통해 판독된다. 그러나, 다른 한편으로는 두
레지스터 중 하나의 판독 및 이로 인한 관련 예비 스위칭 모듈의 리세트로 인해, 다른 예비 스위칭 모듈
의 상태가 영향을 받지 않는다. 예컨대, 레지스터(RST)의 판독에 의해 스테이터스 신호로서 분류된 액티
브 2진 신호 즉, 낮은 우선 순위를 갖는 정보가 수집되어 처리되면, 그것에 후속하는 관련 예비 스위칭
모듈의 리세트에 의해 인터럽트 2진 신호에 대한 다른 예비 스위칭 모듈의 상태 및 레지스터(RIR)의 상태
가 영향을 받지 않는다. 따라서, 실제로 생기는 인터럽트 신호(IR1...IRn)가 소거되는 것이 아니라, 인
터럽트 도중에 프로세서에 의한 신속한 처리가 기대될 수 있다.
도 1에는 또한 동일한 예비 스위칭 모듈(M1...Mn)의 내부 구성에 대한 제 1 실시예가 도시된다. 이것은
예비 스위칭 모듈(M1)의 예로 설명된다. 2진 신호의 액티브 에지, 예컨대 상승 에지가 먼저 리세트 가능
한 메모리 소자에 공급된다. 이에 따라 소거될 2진 신호의 액티브 상태는 그것이 중간에 다시 사라지는
지의 여부와는 무관하게 일시 저장될 수 있다. 리세트 가능한 메모리 소자는 클록 입력에서 2진 신호를
공급받는 플립-플롭(F1)의 형태로 구현되는 것이 바람직하다. 플립-플롭(F1)의 출력에서 준 이미지화된
2진 신호(B1)의 액티브 신호 상태는 선택 회로(AS1)에 공급된다. 선택회로는 모드 비트(MB1)의 상태에
따라 이것으로부터 액티브 인터럽트 신호(IRI)(예컨대 MB1 = 0 일때) 또는 액티브 스테이터스 신호(ST1)
(예컨대 MB1 = 1 일때)를 형성하고, 상기 신호는 전술한 방식으로 인터럽트 신호에 대한 레지스터(RIR)
또는 스테이터스 신호에 대한 레지스터(RST)에 일시 저장된다. 레지스터(RIR) 또는 (RST)의 내용 판독
후에 대응하는 리세트 신호(RMI) 또는 (RMS)가 형성되어 예비 스위칭 모듈(M1) 내의 스위칭 소자(S1)에
공급된다. 이것은 재차 모드 비트(MB1)의 상태에 따라 액티브 리세트 신호(RMI) 또는 (RMS)를 플립-플롭
(F1)의 리세트 입력(R)에 전달한다. 예컨대 중요도 0을 가진 모드 비트(MB1)에 의해 예비 스위칭 모듈
(M1)이 액티브 2진 신호(B1)을 인터럽트 신호(IR1)로 변환시키도록 스위칭되면, 플립-플롭(F1)이 레지스
터(RIR)의 판독에 의해 트리거되는 액티브 리세트 신호(RMI)를 통해 리세트되는 한편, 레지스터(RST)의
판독에 의해 트리거되는 액티브 리세트 신호(RMS)는 작용을 하지 않는다.
도 2에는 예비 스위칭 모듈(M1...Mn)에 대한 제 1 실시예가 세부도로 도시된다. 선택 회로(AS1)는 인터
럽트 신호(IR1) 또는 스테이터스 신호(ST1)를 발생시키기 위한 2개의 논리 AND 게이트(U11) 및 (U21)를
포함한다. AND 게이트(U11) 및 (U21)의 입력에는 각각 플립-플롭(F1)의 출력신호(Q)가 공급된다. 게이
트(U11)의 다른 입력에는 모드 비트(MB1)가 인버터(I1)를 통해 반전되어 공급되고, 게이트(U21)의 다른
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입력에는 모드 비트(MB1)가 직접 공급된다. 이것은 중요도 0을 가진 모드 비트에서는 액티브 2진 신호
(B1)가 게이트(U11)를 통해 인터럽트 신호(IR1)를 발생시키는 한편, 중요도 1을 가진 모드 비트에서는 액
티브 2진 신호(B1)가 게이트 (U21)를 통해 스테이터스 신호(ST1)를 발생시킨다. 모드 비트를 통해 인터
럽트 또는 스테이터스 2진 신호로 분류하는 것과 무관하게 2진 신호(B1...Bn)의 각각의 액티브 에지를 저
장하는 플립-플롭(F1)에 의해, 이례적으로 짧게 인가되는 스테이터스 2진 신호가 검출되어 스테이터스 신
호(ST1...STn)로 이미지화되는 것이 보장된다.
도 3에는 예비 스위칭 모듈(M1...Mn)에 대한 제 2의, 특히 바람직한 실시예가 세부도로 도시된다. 선택
회로(AS1)는 인터럽트 신호(IRI)를 발생시키기 위한 논리 AND 게이트(U11), 및 스테이터스 신호(ST1)를
발생시키기 위한 논리 OR 게이트(01)를 포함한다. 2개의 게이트(U11) 및 (01) 중 하나의 입력에 각각 플
립-플롭(F1)의 출력 신호(Q)가 공급된다. 게이트(U11)의 다른 입력에는 모드 비트(MB1)가 인버터(I1)를
통해 반전되어 공급되는 한편, 게이트(O1)의 다른 입력에는 라인(L2)을 통해 2진 신호(B1)가 직접 공급된
다.
예컨대, 중요도 1을 가진 모드 비트(MB1)에 의해 예비 스위칭 모듈(M1)이 액티브 2진 신호(B1)를 스테이
터스 신호(ST1)로 변환시키도록 스위칭되면, AND 게이트(U11)가 인버터(I1)를 통해 차단되고 인터럽트 신
호의 발생이 방지된다. 2진 신호(B1)의 액티브 에지가 플립-플롭(F1)을 세트시킨다. 그리고 나서, 플립-
플롭(F1)의 출력(Q)이 라인(L1) 및 OR 게이트(O1)를 통해 액티브 스테이터스 신호(ST1)를 발생시킨다.
레지스터(RST)의 판독 및 스테이터스 변동의 검출 후에 프로세서(MP)에 의해 리세트 신호(RMS)가 발생되
면, 플립-플롭(F1)이 스위치(S1)의 상태로 인해 리세트되기는 하지만, 발생된 2진 신호(B1)가 변동 없이
인가되면, 라인(L2) 및 OR 게이트(O1)를 통해 마찬가지로 변동 없이 스테이터스 신호(ST1)가 발생된다.
이러한 장치는 일반적으로 긴 시간 동안, 즉 다수의 프로세서 주기 동안 액티브 스테이터스 2진 신호(B
1)가 관찰되고 특히 그것의 비활성화 시점이 검출될 수 있다는 장점을 갖는다.
다른 한편으로는 중요도 0을 가진 모드 비트(MB1)에 의해 예비 스위칭 모듈(M1)이 액티브 2진 신호(B1)를
인터럽트 신호(IR1)로 변환시키도록 스위칭되면, AND 게이트(U11)는 인버터(I1)를 통해 활성화된다. 2진
신호(B1)의 액티브 에지가 플립-플롭(F1)을 세트시킨다. 플립-플롭(F1)의 출력(Q)은 AND 게이트(U11)를
통해 액티브 인터럽트 신호(IR1)를 발생시킨다. 라인(L1), (L2)을 통해 이 경우에는 액티브 신호(ST1)가
OR 게이트의 출력에 나타나는 것은 처음에는 중요하지 않다. 인터럽트 신호(IR1)로 인해 게이트(IRO) 및
그것에 의해 야기된 수집 알람(AIR)을 통해 프로세서 내의 메인 프로그램의 흐름이 인터럽트로 차단되고
관련 레지스터(RIR)의 내용이 정상적으로 판독된다. 이로 인해, 인터럽트 소오스로서 사용되는 2진 신호
(B1...Bn)가 식별되고 상응하는 동작이 트리거된다.
레지스터(RIR)의 판독 후에 프로세서는 메인 프로그램의 차단을 속행시킨다. 또한, 재차 리세트 신호
(RIS)가 발생되고 플립-플롭(F1)은 스위치(S1)의 상태로 인해 리세트된다. 그러나, 통상의 기대와는 반
대로 발생된 2진 신호(B1)가 변동 없이 인가되면, 라인(L2) 및 OR 게이트(O1)를 통해 발생된 신호(ST1)가
액티브하게 된다. 메인 프로그램이 정상 처리 동작 중에 스테이터스 신호에 대한 레지스터(RST)를 차례
로 판독하면, 상기 신호가 프로세서에 의해 스테이터스 신호로서 검출된다. 메인 프로그램은 한편으로는
2진 신호(B1)를 인터럽트 2진 신호로서 분류하는 사이의 발산 및 선행 인터럽트 처리에도 불구하고 준 전
이된 스테이터스 신호 형태인 상기 신호의 변하지 않는 활성도로 부터, 통상적이지 않은 상태, 더우기 인
터럽트를 통해 트리거되는 동작에 의해 제거될 수 없는 에러 상태가 주어진 것을 검출할 수 있다. 또한,
상기의 에러를 가진 변치않는 액티브 인터럽트 2진 신호(B1)가 프로세서(MP) 내의 인터럽트를 지속적으로
트리거시킴으로써, 프로세서의 메인 프로그램의 정상적인 처리가 거의 이루어질 수 없게 되는 것을 방지
한다.
도 2에 도시된 실시예는 단 하나의 인터럽트 신호에 의해 트리거되어 시간적으로 연속적으로 액티브하게
되는 다수의 인터럽트 2진 신호를 프로세서에 의해 하나의 인터럽트 루틴에서 준 병렬로 처리하는 회로의
기능이 저하되지 않는다는 장점을 갖는다. 따라서, 레지스터(RIR)의 독출에 의해 야기되는, 관련 예비
스위칭 모듈의 리세트는 지금까지의 모든 액티브 인터럽트 신호(IR1...IRn)를 소거시킨다. 인터럽트를
필요로 하는 2진 신호 중 하나가 계속 액티브하게 유지되어야 하면, OR 게이트(IRO) 및 제어 신호(AIR)를
통해 새로운 인터럽트 요구가 더이상 트리거되지 않는다. 따라서, 간섭받는 2진 신호가 상응하는 프리세
팅에도 불구하고 모드 비트를 통해 준 자동으로 인터럽트 처리로부터 꺼내져서 스테이터스 신호 처리의
평면으로 전달된다. 프로세서 시스템에서 인터럽트 루틴은 간섭받지 않은 2진 신호(Bn)의 액티브하게 되
는 새로운 인터럽트 신호(IRn)에 대해 다시 반응할 수 있다.
본 발명에 따른 장치는 한편으로는 특히 예비 스위칭 모듈(M1...Mn)의 간단하고 저렴한 하드웨어 구성을
특징으로 한다. 다른 한편으로는 본 발명의 장치는 모드 비트 제어를 이용해 신속한 반응을 필요로 하는
인터럽트 2진 신호에 뿐만 아니라 낮은 우선 순위를 갖는 스테이터스 2진 신호에도 보편적으로 사용될 수
있다. 또한, 본 발명의 장치는 에러로 인해 지속적으로 인가되는 인터럽트 2진 신호를 검출함으로써 장
치의 차단이 야기되지 않도록 개선될 수있다.
(57) 청구의 범위
청구항 1
하나의 프로세서(MP)에 제어 신호 및 스테이터스 신호로 사용되는 2진 신호(B1...Bn)를 결합하기 위한 장
치에 있어서, 각각의 2진 신호(B1...Bn)가 별도로 할당된 예비 스위칭 모듈(M1...Mn)에 공급되고, 상기
예비 스위칭 모듈(M1...Mn)은
a) 인터럽트로서 분류된 2진 신호(B1...Bn)를 출력시키기 위한 출력(IR1...IRn), 및 스테이터스로서 분류
된 2진 신호(B1...Bn)을 출력하기 위한 출력(ST1...STn)을 포함하며,
b) 프로세서(MP)를 통해 용도에 알맞게 전환 스위칭됨으로써, 대응하는 출력에 대응하는 2진 신호
(B1...Bn)의 액티브 상태가 나타나면 프로세서(MP)의 정상 프로그램 흐름을 차단시키는 인터럽트 신호
(IR1...IRn) 또는 프로그램의 정상 흐름 동안 프로세서(MP)에 의해 검출될 수 있는 스테이터스 신호
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(ST1...STn)를 발생시키는 것을 특징으로 하는 장치.
청구항 2
제 1항에 있어서, 인터럽트 신호(IR1...IRn)에 대한 레지스터(RIR) 및 스테이터스 신호(ST1...STn)에 대
한 레지스터(RST)가 일시 저장을 위해 프로세서(MP)에 배치되는 것을 특징으로 하는 장치.
청구항 3
제 2항에 있어서, 인터럽트 신호(IRn)의 발생시 프로세서(MP)의 정상 프로그램 흐름이 차단되고, 인터럽
트 신호(IR1...IRn)에 대한 레지스터의 내용이 판독되며, 프로세서(MP)에 의해 인터럽트 신호(IR1...IR
n)의 발생을 위해 전환 스위칭된 예비 스위칭 모듈(M1...Mn)에 대해 제 1 리세트 신호(RMI)가 발생되는
것을 특징으로 하는 장치.
청구항 4
제 2항에 있어서, 프로세서(MP) 프로그램의 정상 흐름 동안 스테이터스 신호(ST1...STn)에 대한 레지스터
의 내용이 판독되고, 프로세서(MP)에 의해 스테이터스 신호(ST1...STn)의 발생을 위해 전환 스위칭된 예
비 스위칭 모듈(M1...Mn)에 대해 제 2 리세트 신호(RMS)가 발생되는 것을 특징으로 하는 장치.
청구항 5
제 1항 내지 4항 중 어느 한 항에 있어서, 예비 스위칭 모듈(M1...Mn)의 인터럽트 신호(IR1...IRn)가 논
리 OR 게이트(IRO)를 통해 프로세서(MP)의 인터럽트에 필요한 신호(AIR)로 통합되는 것을 특징으로 하는
장치.
청구항 6
제 2항 내지 5항 중 어느 한 항에 있어서, 인터럽트 및 스테이터스 신호에 대한 레지스터(RIR, RST)의 폭
이 2진 신호(B1...Bn)의 수에 상응하는 것을 특징으로 하는 장치.
청구항 7
제 1항 내지 6항 중 어느 한 항에 있어서, 각각의 예비 스위칭 모듈(M1...Mn)이 인터럽트 신호
(IR1...IRn)에 대한 출력 및 스테이터스 신호(ST1...STn)에 대한 출력을 포함하는 것을 특징으로 하는 장
치.
청구항 8
제 1항 내지 7항 중 어느 한 항에 있어서, 각각의 예비 스위칭 모듈(M1...Mn)이 관련 2진 신호(B1...Bn)
의 액티브 에지에 대한 리세트 가능한 메모리 소자(F1...Fn), 특히 플립-플롭을 포함하는 것을 특징으로
하는 장치.
청구항 9
제 8항에 있어서, 리세트 가능한 메모리 소자(F1...Fn) 다음에 프로세서(MP)에 의해 전환 스위칭 가능한
선택 회로(AS1...ASn)가 접속되는 것을 특징으로 하는 장치.
청구항 10
제 9항에 있어서, 예비 스위칭 모듈(M1...Mn) 내의 선택 회로(AS1...ASn)가 각각 하나의 모드 비트
(MB1...MBn)에 의해 전환 스위칭되고, 모드 비트(MB1...MBn)는 프로세서(MP)에 의해 모드 비트에 대한 레
지스터(RMB)에 저장되며 별도로 예비 스위칭 모듈(M1...Mn)에 공급되는 것을 특징으로 하는 장치.
청구항 11
제 9항 및 10항에 있어서, 예비 스위칭 모듈(M1...Mn) 내의 선택 회로(AS1...ASn)가
a) 인터럽트 신호(IR1...IRn)를 발생시키기 위한 AND 게이트(U11...U1n)를 포함하고, 상기 게이트의 한
입력이 리세트 가능한 메모리 소자(F1...Fn)의 출력에 접속되며, 상기 게이트의 다른 입력에는 모드 비트
(MB1...MBn)가 공급되고,
b) 스테이터스 신호(ST1...STn)를 발생시키기 위한 OR 게이트(O1...On)를 포함하며, 상기 게이트의 한 입
력이 리세트 가능한 메모리 소자(F1...Fn)의 출력에 접속되며, 상기 게이트의 다른 입력에는 2진 신호
(B1...Bn)가 공급되는 것을 특징으로 하는 장치.
도면
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