집적 레지스터를 가진 고전압 트랜지스터 장치(HIGH-VOLTAGE TRANSISTOR DEVICE WITH INTEGRATED RESISTOR)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2012년06월25일
(11) 등록번호 10-1157759
(24) 등록일자 2012년06월12일
(51) 국제특허분류(Int. Cl.)
H01L 21/331 (2006.01) H01L 29/737
(2006.01)
(21) 출원번호 10-2010-0079694
(22) 출원일자 2010년08월18일
심사청구일자 2010년08월18일
(65) 공개번호 10-2011-0019710
(43) 공개일자 2011년02월28일
(30) 우선권주장
12/583,426 2009년08월20일 미국(US)
(56) 선행기술조사문헌
JP2004357496 A
(73) 특허권자
파워 인티그레이션즈, 인크.
미국 95138 캘리포니아주 산호세 헤일러 애비뉴
5245
(72) 발명자
배너제, 수지트
미국 캘리포니아 95125 산 조세 헉슬리 코트
51901
파싸사라시, 비제이
미국 캘리포니아 94040 마운틴 뷰 보니타 애비뉴
1055
(74) 대리인
백만기, 정은진, 양영준
전체 청구항 수 : 총 27 항 심사관 : 김상택
(54) 발명의 명칭 집적 레지스터를 가진 고전압 트랜지스터 장치
(57) 요 약
고전압 장치 구조가 구조 중 JFET를 포함하는 탭 트랜지스터에 결합된 레지스터를 포함하고, JFET의 터미널에
제공된 전압은 외부 전압이 JFET의 핀치-오프 전압보다 작을 때 외부 전압에 실질적으로 비례한다. 터미널에
제공된 전압은 외부 전압이 핀치-오프 전압보다 클 때 실질적으로 일정하다. 레지스터의 일단은 외부 전압이
핀치-오프 전압보다 클 때 실질적으로 외부 전압에 있다. 외부 전압이 음일 때, 레지스터는 기판에 주입되는
전류를 제한한다. 상기 요약은 검색자 또는 다른 독자가 본 기술 개시의 주제를 빠르게 확인하도록 요약을 규
정하는 규칙에 부합하게 제공되었음을 강조한다.
대 표 도 - 도1
등록특허 10-1157759
- 1 -
특허청구의 범위
청구항 1
고전압 장치로서,
제1 도전 타입의 기판(31);
상기 기판(31)에 배치된 제2 도전 타입의 웰(well) 영역(33);
상기 웰 영역에 배치된 제2 도전 타입의 영역들(36, 37) - 상기 영역들(36, 37)은 상기 웰 영역의 한 구역
에 의해 분리됨 -;
상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내 배치된 제1 도전 타입의 하나 이상의 매립 영
역(35) - 상기 매립 영역(35)은 상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내에 도전 채널들
을 정의하고, 상기 하나 이상의 매립 영역(35)은 상기 두 개의 영역(36, 37)으로부터 이격됨 -;
상기 웰 영역(33)의 다른 구역 내 배치된 제1 도전 타입의 하나 이상의 다른 매립 영역(34) - 상기 웰 영역
(33)의 또 다른 구역이 상기 두 개의 영역 중 하나의 영역으로부터 상기 하나 이상의 다른 매립 영역(34)을
분리시킴 -;
상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내 배치된 매립 영역들과 상기 웰 영역의 상기 다
른 구역 내에 배치된 매립 영역들 상에 형성된 유전층(38);
상기 또 다른 구역의 바로 위의 상기 유전층(38) 상에 형성된 레지스터층(39) - 상기 레지스터층(39)은 제1
단부 및 제2 단부를 가짐 -;
상기 레지스터층(39)의 상기 제1 단부 및 제2 단부에 각각 전기적으로 연결된 제1 터미널(41) 및 제2 터미널
(42) - 상기 제2 터미널(42)은 또한 상기 두 개의 영역(36, 37) 중 하나의 영역(36)에 전기적으로 연결되는
데, 상기 웰 영역(33)의 상기 다른 구역 내 배치된 상기 하나 이상의 다른 매립 영역(34)은 상기 웰 영역의
상기 또 다른 구역에 의해 그 하나의 영역(36)으로부터 분리됨 -;
상기 두 개의 영역(36, 37) 중 다른 영역(37)에 전기적으로 연결되는 탭 터미널(43); 및
상기 영역들과 상기 웰 영역(33)의 상기 다른 구역 내 배치된 상기 다른 매립 영역들(34)을 분리하는, 상기
기판(31)과 상기 웰 영역(33)의 상기 한 구역 내 배치된 상기 하나 이상의 매립 영역(35)에 전기적으로 연결
되는 제4 터미널 - 상기 탭 터미널(43)에 공급되는 전압은 상기 제1 터미널(41)과 상기 제4 터미널 사이의 전
압차가 고전압 장치의 핀치-오프(pinch-off) 전압보다 작을 때 그 전압차에 실질적으로 비례하고, 상기 탭 터
미널(43)에 공급되는 전압은 상기 전압차가 핀치-오프 전압보다 클 때 실질적으로 일정하며, 상기 레지스터층
(39)은 상기 전압차가 핀치-오프 전압보다 클 때 상기 전압차와 실질적으로 동일한 전위에서 플로팅
(floating)함 -
을 포함하는 고전압 장치.
청구항 2
제1항에 있어서,
상기 웰 영역(33)의 상기 또 다른 구역은 상기 제1 도전 타입의 매립 영역이 없는 고전압 장치.
청구항 3
제1항에 있어서,
상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내 배치된 상기 하나 이상의 매립 영역(35)은 상
기 제1 도전 타입의 수직 방향으로 이격된 복수의 매립 영역을 포함하는 고전압 장치.
청구항 4
제3항에 있어서,
등록특허 10-1157759
- 2 -
상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내 배치된 상기 하나 이상의 매립 영역(35)의 최
상부 영역은 상기 유전층(38)에 인접하는 고전압 장치.
청구항 5
제3항에 있어서,
상기 도전 채널들은, 상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내 배치된 상기 매립 영역들
(35) 각각의 사이와, 상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내 배치된 상기 매립 영역들
(35)의 최하부 영역과 상기 기판(31) 사이에 정의되는 고전압 장치.
청구항 6
제1항에 있어서,
상기 영역들을 분리하는 상기 웰 영역(33)의 상기 한 구역 내 배치된 상기 하나 이상의 매립 영역(35)은, 상
기 제1 도전 타입의 단일의 매립 영역(35)을 포함하고, 상기 단일의 매립 영역(35)의 상부와 하부에 상기 도
전 채널들이 정의되는 고전압 장치.
청구항 7
제1항에 있어서,
상기 웰 영역(33)의 상기 다른 구역 내 배치된 상기 하나 이상의 다른 매립 영역(34)은 상기 제1 도전 타입의
수직 방향으로 이격된 복수의 다른 매립 영역(34)을 포함하는 고전압 장치.
청구항 8
제7항에 있어서,
상기 웰 영역(33)의 상기 다른 구역 내 배치된 상기 다른 매립 영역(34)의 최상부 영역은 상기 유전층(38)에
인접하는 고전압 장치.
청구항 9
제1항에 있어서,
상기 웰 영역(33)의 상기 다른 구역 내 배치된 상기 하나 이상의 다른 매립 영역(34)은 상기 제1 도전 타입의
단일의 다른 매립 영역(34)을 포함하는 고전압 장치.
청구항 10
파워 집적 회로(IC)로서,
드레인을 갖는 제1 트랜지스터(11) 소자; 및
제2 트랜지스터 소자
를 포함하고,
상기 제2 트랜지스터 소자는,
제1 도전 타입의 웰 영역(33)의 한 구역 내 형성된 접합 전계-효과 트랜지스터(JFET: Junction Field-Effect
Transistor) - 상기 웰 영역(33)은 제2 도전 타입의 기판(31)에 배치되고, 상기 JFET는 상기 웰 영역(33)에
배치된 상기 제1 도전 타입의 영역들(36, 37)을 가지며, 상기 영역들은 상기 제2 도전 타입의 하나 이상의
매립 영역(35)에 의해 정의된 복수의 도전 채널에 의해 분리됨 -;
상기 웰 영역(33)의 다른 구역 상에 형성된 레지스터(39) - 상기 레지스터(39)는 유전층(38)에 의해 상기 웰
영역(33)의 상기 다른 구역으로부터 절연되고, 상기 웰 영역(33)의 상기 다른 구역은 상기 영역들(36, 37)
중 제1 영역(36)에 인접하며, 상기 레지스터(39)는 제1 단부 및 제2 단부를 갖고, 상기 제2 단부는 상기
JFET의 상기 영역들(36, 37) 중 상기 제1 영역(36)에 전기적으로 연결됨 -; 및
상기 레지스터(39)의 제1 단부와 상기 제1 트랜지스터(11)의 드레인에 전기적으로 연결된 제1 전극(41), 상기
등록특허 10-1157759
- 3 -
JFET의 상기 영역들(36, 37) 중 제2 영역(37)에 전기적으로 연결된 탭 전극(43), 및 상기 기판(31)과 상기
매립 영역들(35)에 전기적으로 연결된 제3 전극
을 포함하고,
상기 탭 전극(43)에 공급되는 전압은 상기 제1 전극(41)과 상기 제3 전극 사이의 전압차가 상기 JFET의 핀치-
오프 전압보다 작을 때 그 전압차에 실질적으로 비례하고, 상기 탭 전극(43)에 공급되는 전압은 상기 전압차
가 핀치-오프 전압보다 클 때 실질적으로 일정하고, 상기 레지스터(39)는 상기 전압차가 핀치-오프 전압보다
클 때 상기 전압차와 실질적으로 동일한 전위에서 플로팅하는, 파워 IC.
청구항 11
제10항에 있어서,
상기 탭 전극에 결합되는 제어 소자를 더 포함하는 파워 IC.
청구항 12
제11항에 있어서,
상기 제어 회로는 상기 제1 트랜지스터(11)의 게이트에 결합되고, 상기 제어 회로는 상기 제1 트랜지스터(1
1)를 스위치 온 및 스위치 오프하도록 동작가능한 파워 IC.
청구항 13
제10항에 있어서,
외부 핀을 더 포함하고, 상기 제1 트랜지스터(11)는 수직 고전압 출력 트랜지스터를 포함하고, 상기 드레인은
상기 외부 핀에 전기적으로 연결되는 파워 IC.
청구항 14
제10항에 있어서,
상기 하나 이상의 매립 영역은 수직 방향으로 이격된 복수의 매립 영역을 포함하는 파워 IC.
청구항 15
제13항에 있어서,
상기 레지스터(39)는 출력 핀이 상기 기판(31)에 대해 네가티브 전위일 때 상기 기판(31)에 투입되는 전류를
제한하도록 기능하는 파워 IC.
청구항 16
제10항에 있어서,
상기 웰 영역은 상기 다른 구역에 인접하는 또 다른 구역을 포함하고, 상기 또 다른 구역은 상기 제2 도전 타
입의 하나 이상의 매립 영역을 포함하는 파워 IC.
청구항 17
제16항에 있어서,
상기 웰 영역(33)의 상기 또 다른 구역은 상기 제2 도전 타입의 매립 영역이 없는 파워 IC.
청구항 18
고전압 장치로서,
제1 도전 타입의 기판(31);
상기 기판(31)에 배치된 제2 도전 타입의 웰 영역(33) - 상기 웰 영역(33)은 구역들을 갖고, 상기 구역들 중
제1 구역은 상기 구역들 중 제2 구역에 수평 방향으로 인접하며, 상기 구역들 중 상기 제2 구역은 상기 구역
등록특허 10-1157759
- 4 -
들 중 제3 구역에 수평 방향으로 인접함 -;
상기 웰 영역(33)의 상기 구역들 중 상기 제1 구역에 배치된 상기 제2 도전 타입의 영역들(36, 37);
상기 구역들 중 상기 제1 구역에 배치된 상기 제1 도전 타입의 하나 이상의 매립 영역(35) - 상기 구역들 중
상기 제1 구역에 배치된 상기 하나 이상의 매립 영역(35)은 복수의 도전 채널을 정의하고, 상기 영역들(36,
37)은 각각 상기 구역들 중 상기 제1 구역에 배치된 상기 하나 이상의 매립 영역(35)으로부터 수평 방향으로
분리되며, 상기 영역들(36, 37) 중 제1 영역(37)은 상기 도전 채널들의 일단에 배치되고, 상기 영역들(36,
37) 중 제2 영역(36)은 상기 도전 채널들의 반대 단부에 배치됨 -;
상기 웰 영역(33)의 상기 구역들 중 상기 제3 구역에 배치되는 상기 제1 도전 타입의 하나 이상의 다른 매립
영역;
상기 웰 영역(33)의 상기 구역들 중 적어도 상기 제2 구역 상에 형성된 유전층(38);
상기 구역들 중 상기 제2 구역의 바로 위의 상기 유전층(38) 상에 형성된 레지스터층(39) - 상기 레지스터층
(39)은 제1 단부 및 제2 단부를 가짐 -;
상기 레지스터층(39)의 상기 제1 단부 및 제2 단부에 각각 전기적으로 연결된 제1 전극(41) 및 제2 전극(42)
- 상기 제2 전극(42)은 상기 영역들(36, 37) 중 상기 제2 영역(36)에 전기적으로 연결됨 -;
상기 영역들(36, 37) 중 상기 제1 영역(37)에 전기적으로 연결된 탭 전극(43); 및
상기 기판(31)과, 상기 하나 이상의 매립 영역(35) 및 다른 매립 영역(34)에 전기적으로 연결된 제4 전극 -
상기 탭 전극(43)에 공급되는 전압은 상기 제1 전극(41)과 제4 전극 사이의 전압차가 상기 고전압 장치의 핀
치-오프 전압보다 작을 때 그 전압차에 실질적으로 비례하고, 상기 탭 전극(43)에 공급되는 전압은 상기 전압
차가 핀치-오프 전압보다 클 때 실질적으로 일정하며, 상기 제2 전극(42)은 상기 전압차가 핀치-오프 전압보
다 클 때 상기 전압차와 실질적으로 동일한 전압 전위로 되어 있음 -
을 포함하는 고전압 장치.
청구항 19
제18항에 있어서,
상기 구역들 중 상기 제1 구역에 배치된 상기 하나 이상의 매립 영역(35)은 수직 방향으로 이격된 복수의 매
립 영역을 포함하는 고전압 장치.
청구항 20
제18항에 있어서,
상기 하나 이상의 다른 매립 영역(34)은 수직 방향으로 이격된 복수의 매립 영역을 포함하는 고전압 장치.
청구항 21
제18항에 있어서,
상기 웰 영역(33)의 상기 구역들 중 상기 제2 구역은 상기 제2 도전 타입의 매립 영역이 없는 고전압 장치.
청구항 22
파워 집적 회로(IC)로서,
외부 전압을 수용하는 핀에 연결된 드레인을 갖는 출력 트랜지스터(11);
상기 출력 트랜지스터(11)를 구동하는 제어 회로; 및
트랜지스터 소자
를 포함하고,
상기 트랜지스터 소자는,
제1 도전 타입의 웰 영역(33)에 형성된 접합 전계-효과 트랜지스터(JFET; Junction Field-Effect Transistor)
등록특허 10-1157759
- 5 -
- 상기 웰 영역(33)은 제2 도전 타입의 기판(31)에 배치되고, 상기 JFET는 상기 웰 영역(33)에 배치된 제1 도
전 타입의 영역들(36, 37)을 가지며, 상기 영역들(36, 37)은 상기 제2 도전 타입의 하나 이상의 매립 영역
(35)에 의해 정의되는 복수의 도전 채널에 의해 분리됨 -;
상기 웰 영역(33) 위에 배치된 유전층(38) 상에 레지스터(39)를 형성하는 물질층 - 상기 레지스터(39)는 제1
단부 및 제2 단부를 갖고, 상기 제2 단부는 상기 JFET의 상기 영역들(36, 37) 중 제1 영역(36)에 전기적으
로 연결됨 -; 및
상기 레지스터(39)의 상기 제1 단부와 상기 출력 트랜지스터(11)의 드레인에 전기적으로 연결된 제1 전극
(41), 상기 JFET의 상기 영역들 중 제2 영역(37)과 상기 제어 회로에 전기적으로 연결된 탭 전극(43), 및
상기 기판(31)과 또한 상기 매립 영역들(35)에 전기적으로 연결된 제3 전극
을 포함하고,
상기 탭 전극(43)에 공급되는 내부 전압은 상기 제3 전극이 접지되고 상기 외부 전압이 상기 JFET의 핀치-오
프 전압보다 작을 때 상기 외부 전압에 실질적으로 비례하고, 상기 탭 전극(43)에 공급되는 내부 전압은 상기
제3 전극이 접지되고 상기 외부 전압이 상기 핀치-오프 전압보다 클 때 실질적으로 일정하며, 상기 레지스터
(39)의 제2 단부는 상기 외부 전압이 상기 핀치-오프 전압보다 크고 상기 제3 전극이 접지될 때 실질적으로
상기 외부 전압으로 되어 있는 파워 IC.
청구항 23
제22항에 있어서,
상기 출력 트랜지스터(11)는 수직 고전압 전계 효과 트랜지스터를 포함하는 파워 IC.
청구항 24
제22항에 있어서,
상기 유전층(38)은 이산화규소를 포함하는 파워 IC.
청구항 25
제22항에 있어서,
상기 물질층은 폴리실리콘을 포함하는 파워 IC.
청구항 26
제22항에 있어서,
상기 레지스터(39)는 상기 JFET의 상기 영역들(36, 37) 중 상기 제1 영역(36)에 수평 방향으로 인접하는 상
기 웰 영역(33)의 한 구역 상에 형성되고, 상기 한 구역은 상기 제2 도전 타입의 매립 영역이 없는 파워 IC.
청구항 27
제26항에 있어서,
상기 웰 영역(33)의 다른 구역에 배치된 상기 제2 도전 타입의 하나 이상의 추가 매립 영역을 더 포함하고,
상기 다른 구역은 상기 한 구역에 수평 방향으로 인접하고 상기 한 구역에 의해 상기 영역들(36, 37) 중 제1
영역(36)으로부터 분리되는 파워 IC.
명 세 서
기 술 분 야
본 개시는 일반적으로 고전압 장치 구조의 분야에 관한 것이다.[0001]
배 경 기 술
고전압, 전계-효과 트랜지스터(HVFETs;High-Voltage, Field-Effect Transistor)는 반도체 분야에 잘 알려져[0002]
있다. 많은 HVFETs는 장치가 "오프(off) 상태"에 있을 때 적용된 고전압(예, 200V 또는 그 이상)을 지지하거
등록특허 10-1157759
- 6 -
나 "차단(block)"하는 확장된 드레인 영역을 포함하는 장치 구조를 채용한다. 상기 타입의 HVFETs는 오프라인
전원, 모터 제어 등등을 위한 AC/DC 변환기(converter)와 같은 파워 변환 애플리케이션에서 주로 사용된다.
상기 장치는 고전압에서 스위치될 수 있고, "온(on)" 상태에서 레지스터가 흐르는 전류를 최소화하는 반면 오
프 상태에서 고 차단 전압을 달성할 수 있다. 전형적인 HVFET의 확장된 드레인 영역은 일반적으로 장치가 오
프일 때 드레인에 적용되는 고전압을 지지하기에 약하게 도핑된다. 확장된 드레인 영역의 길이는 더 넓은 구
역에 전기장을 펼치는 전형적인 저전압 MOSFET에 비해 증가되어, 상기 장치는 고전압을 지탱할 수 있다. 상기
장치가 온(즉 도전성)일 때, 전류는 확장된 드레인 영역을 통해 흐른다.
수직 HVFET 구조에서, 반도체 물질의 메사(mesa)는 온 상태의 전류 흐름을 위한 연장된 드레인(drain) 또는[0003]
드리프트(drift) 영역을 형성한다. 트렌치 게이트(trench gate) 구조는 몸체 영역이 배치된 메사의 측벽 영역
에 인접한, 기판의 정상 가까이 형성된다. 게이트에 대한 적절한 전압 전위(potential)의 적용은, 전류가 반
도체 물질, 즉 소스 영역이 배치된 기판의 정상 표면(top surface)으로부터 드레인 영역이 위치한 기판의 바
닥까지를 통하여 수직 방향으로 흐르도록, 도전 채널을 몸체 영역의 수직 측벽 부분을 따라 형성되게 한다.
전형적인 파워 집적 회로(IC; Integrated Circuit) 장치는 트렌지스터의 드레인이 외부 핀에 직접 결합되는[0004]
구조의 큰 수직 고전압 출력 트랜지스터를 종종 채용한다. IC는 반도체 다이(semiconductor die) 또는 고전압
출력 트랜지스터를 포함하는 반도체 다이로부터 분리된 칩 상에 형성되는 제어기 회로를 포함한다. 두 개의
반도체 칩(제어기 및 출력 트랜지스터)는 동일 IC 패키지에 일반적으로 수용된다. IC의 제어기 회로를 위한
시동 전류(start-up)를 제공하기 위해, 외부 고전압이 외부 핀에 적용될 수 있다. 제어기는 접합 전계-효과
트랜지스터(JFET; Junction Field-Effect Transistor) "탭(tap)" 구조에 의해 제한되는 외부-적용 고전압으로
부터 전형적으로 보호된다. 예를 들어, 고전압 출력 트랜지스터의 드레인이 550V가 취해지면, 탭 트랜지스터
는 제어기에 결합되는 최대 전압을 대략 50V로 제한하여 장치의 시동을 위한 작은 전류(2-3mA)를 제공한다.
하지만, 상기 형태의 회로 배치의 문제는 어떤 전원 배치에서 일반적으로 일어나는 바와 같이, 드레인 핀이
음(negative)으로 갈 때 발생한다. 수직 출력 HVFET의 드레인 상의 음의 스윙(negative swing)은 다량의 소수
캐리어를 기판에 주입할 수 있는데, 이는 제어기의 잠금(latch-up)을 초래할 수 있다.
발명의 내용
해결하려는 과제
다음의 설명에서 본 발명의 명료한 이해를 제공하기 위해, 물질 타입, 크기, 구조 특징, 프로세싱 단계 등과[0005]
같은 구체적인 상세를 설명한다. 하지만, 본 기술 분야에 당업자는 상기 구체적인 상세가 설명된 실시예를 실
행하는데 필요하지 않을 수도 있다는 것을 이해할 것이다.
도면의 구성요소는 표시를 위한 것이며 명확성의 관점에서 치수를 맞춘 것은 아님을 이해해야 한다. 비록 IC[0006]
이용 N-채널 트랜지스터 장치가 개시되더라도, P-채널 트랜지스터가 모든 적합한 도핑된 영역을 위한 반대의
도전성 타입을 이용함으로써 제작될 수도 있다는 것이 이해된다. 또한, 고전압 반도체 장치의 당업자는 도면
에 예시로 보인 것들과 같은 트랜지스터 구조가 다른 트랜지스터 장치 구조와 집적되거나 상이한 장치가 공통
연결과 반도체 영역(예, N-웰(well), 기판 등)을 공유하도록 제작될 수 있다.
과제의 해결 수단
본 출원의 본문에서, 고전압 또는 파워 트랜지스터는 "오프" 상태 또는 조건에서 대략 150V 또는 그 이상을[0007]
지지할 수 있는 반도체 트랜지스터 구조이다. 일 실시예에서, 고전압 출력 트랜지스터는 소스와 드레인 영역
사이에 제공되는 고전압을 가지는 N-채널 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET; Metal-Oxide-
Semiconductor Field-Effect Transistor)로서 도시된다. 다른 실시예에서, 고전압 출력 트랜지스터는 쌍극 접
합 트랜지스터(BJT; Bipolar Junction Transistor), 절연 게이트 전계 효과 트랜지스터(IGFET; Insulated
Gate Field Effect Transistor) 또는 트랜지스터 기능을 제공하는 다른 장치 구조를 포함할 수 있다.
상기 개시의 목적으로, "접지(ground)" 또는 "접지 전위(ground potential)"는 회로 또는 IC의 모든 다른 전[0008]
압 또는 전위가 정의되거나 측정되는데 대한 참조 전압 또는 전위를 말한다.
본 개시의 본문에서, 탭 트랜지스터는, 적용된 전압이 트랜지스터 장치의 핀치-오프 전압(pinch-off voltage)[0009]
보다 작을 때, 제1 또는 탭 터미널에서 전압이 상기 제2 및 제3 터미널을 가로질러 적용되는 전압에 실질적으
로 비례하는 트랜지스터 장치 구조이다. 상기 제2 및 제3 터미널을 가로질러 적용된 전압이 핀치 오프 전압을
초과할 때, 탭 터미널에 제공된 전압은 증가된 적용 전압에 대해 실질적으로 일정하거나 변화하지 않는다. 일
등록특허 10-1157759
- 7 -
실시예에서, 탭 트랜지스터는 접합 전계 효과 트랜지스터(JFET)를 포함한다.
발명의 효과
본 발명의 일 실시예에서 탭 트랜지스터는, 적용된 전압이 트랜지스터 장치의 핀치-오프 전압(pinch-off[0010]
voltage) 보다 작을 때, 제1 또는 탭 터미널에서 전압이 상기 제2 및 제3 터미널을 가로질러 적용되는 전압에
실질적으로 비례하는 트랜지스터 장치 구조이다. 상기 제2 및 제3 터미널을 가로질러 적용된 전압이 핀치 오
프 전압을 초과할 때, 탭 터미널에 제공된 전압은 증가된 적용 전압에 대해 실질적으로 일정하거나 변화하지
않는다. 일 실시예에서, 탭 트랜지스터는 접합 전계 효과 트랜지스터(JFET)를 포함한다.
도면의 간단한 설명
본 발명은 첨부 도면에 의해 제한되지 않으며 실시예에 의해 설명된다.[0011]
도 1은 파워 집적 회로(IC)의 출력 섹션의 예시적 회로의 개략도를 보인다.
도 2는 도 1의 파워 IC의 사용을 위한 대체적 집적 고전압 장치 구조의 예시적 균등 회로 개략도를 보인다.
도 3은 도 1