상호접속 구조체를 가진 반도체 소자 및 그 형성 방법(SEMICONDUCTOR DEVICE WITH AN INTERCONNECT STURCTURE AND METHOD FOR FORMING THE SAME)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2017년04월26일
(11) 등록번호 10-1730716
(24) 등록일자 2017년04월20일
(51) 국제특허분류(Int. Cl.)
H01L 29/423 (2006.01) H01L 21/31 (2006.01)
H01L 29/417 (2006.01)
(52) CPC특허분류
H01L 29/42312 (2013.01)
H01L 21/31 (2013.01)
(21) 출원번호 10-2015-0095203
(22) 출원일자 2015년07월03일
심사청구일자 2015년07월03일
(65) 공개번호 10-2016-0075301
(43) 공개일자 2016년06월29일
(30) 우선권주장
14/576,497 2014년12월19일 미국(US)
(56) 선행기술조사문헌
KR1020000014004 A*
KR100196018 B1*
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
중화민국, 타이완, 신추, 신추 사이언스 파크,
리-신 로드 6, 넘버 8
(72) 발명자
치 구오-치앙
중화민국, 타이완 300-77, 신츄, 사이언스-베이스
드 인더스트리얼 파크, 리신 로드. 6, 8호
창 치아-더
중화민국, 타이완 300-77, 신츄, 사이언스-베이스
드 인더스트리얼 파크, 리신 로드. 6, 8호
(뒷면에 계속)
(74) 대리인
김태홍, 김진회
전체 청구항 수 : 총 10 항 심사관 : 김종호
(54) 발명의 명칭 상호접속 구조체를 가진 반도체 소자 및 그 형성 방법
(57) 요 약
반도체 소자 구조체 및 반도체 소자 구조체를 형성하는 방법이 제공된다. 반도체 소자 구조체는 기판과 이 기판
위에 형성된 게이트 전극을 포함한다. 반도체 소자 구조체는 제1 부분 및 제2 부분을 포함한 제1 접촉 구조체를
또한 포함한다. 상기 제1 접촉 구조체의 제1 부분은 상기 게이트 전극에 형성되고, 상기 제2 부분은 상기 제1 부
분 위에 형성된다.
대 표 도 - 도1
등록특허 10-1730716
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(52) CPC특허분류
H01L 29/41725 (2013.01)
H01L 29/41775 (2013.01)
H01L 29/4236 (2013.01)
(72) 발명자
루 치-훙
중화민국, 타이완 300-77, 신츄, 사이언스-베이스
드 인더스트리얼 파크, 리신 로드. 6, 8호
첸 웨이-친
중화민국, 타이완 300-77, 신츄, 사이언스-베이스
드 인더스트리얼 파크, 리신 로드. 6, 8호
등록특허 10-1730716
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명 세 서
청구범위
청구항 1
반도체 소자 구조체에 있어서,
기판과;
상기 기판 상에 형성된 게이트 전극과;
제1 부분 및 제2 부분을 포함하는 제1 접촉 구조체를 포함하고,
상기 제1 접촉 구조체의 제1 부분은 상기 게이트 전극에 형성되고, 상기 제2 부분은 상기 제1 부분 상에 형성되
고, 상기 제1 부분의 측벽은 상기 게이트 전극의 측벽과 정렬되는 것인, 반도체 소자 구조체.
청구항 2
제1항에 있어서,
상기 게이트 전극은 제1 높이를 갖고, 상기 제1 접촉 구조체의 제1 부분은 제2 높이를 가지며, 상기 제1 높이에
대한 상기 제2 높이의 비율은 0.01 내지 0.5의 범위 내에 있는 것인, 반도체 소자 구조체.
청구항 3
제1항에 있어서,
상기 기판에 형성된 소스/드레인(S/D) 구조체와;
상기 S/D 구조체 상에 형성된 S/D 접촉 구조체를 더 포함하고,
상기 게이트 전극과 상기 S/D 접촉 구조체는 상이한 물질로 제조되는 것인, 반도체 소자 구조체.
청구항 4
제3항에 있어서,
상기 제1 접촉 구조체의 바닥면은 상기 S/D 접촉 구조체의 상부면보다 더 낮은 것인, 반도체 소자 구조체.
청구항 5
제3항에 있어서,
상기 기판 상에 형성된 격리 구조체를 더 포함하고,
상기 격리 구조체는 상기 게이트 전극과 상기 S/D 구조체 사이에 형성되는 것인, 반도체 소자 구조체.
청구항 6
반도체 소자 구조체에 있어서,
기판과;
상기 기판 상에 형성되고 제1 금속으로 제조된 게이트 전극과;
상기 기판에 형성된 소스/드레인(S/D) 구조체와;
제1 부분 및 제2 부분을 포함하는 제1 접촉 구조체로서, 상기 제1 접촉 구조체의 상기 제1 부분은 상기 게이트
전극에 형성되고, 상기 제2 부분은 상기 제1 부분 위에 형성되고, 상기 제1 부분의 측벽은 상기 게이트 전극의
측벽과 정렬되는, 제1 접촉 구조체; 및
상기 S/D 구조체 상에 형성된 S/D 접촉 구조체를 포함하고,
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상기 S/D 접촉 구조체는 제2 금속으로 제조되며, 상기 제1 금속은 상기 제2 금속과 다른 것인, 반도체 소자 구
조체.
청구항 7
제6항에 있어서,
상기 제1 접촉 구조체는 접착층 및 제3 금속을 포함하고, 상기 제3 금속은 상기 접착층에 의해 둘러싸이는
것인, 반도체 소자 구조체.
청구항 8
제6항에 있어서,
상기 S/D 접촉 구조체 상에 형성된 제2 S/D 접촉 구조체를 더 포함하고,
상기 제1 접촉 구조체의 바닥면은 상기 제2 S/D 접촉 구조체의 바닥면보다 더 낮은 것인, 반도체 소자 구조체.
청구항 9
반도체 소자 구조체를 형성하는 방법에 있어서,
기판을 제공하는 단계와;
상기 기판 상에 게이트 전극을 형성하는 단계와;
상기 게이트 전극 내에, 그리고 상기 게이트 전극 상에 제1 접촉 구조체를 형성하는 단계를 포함하고,
상기 제1 접촉 구조체는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 게이트 전극에 형성되며, 상
기 제2 부분은 상기 제1 부분 상에 형성되고, 상기 제1 부분의 측벽은 상기 게이트 전극의 측벽과 정렬되는 것
인, 반도체 소자 구조체 형성 방법.
청구항 10
제9항에 있어서,
상기 제1 접촉 구조체를 형성하기 전에,
상기 게이트 전극 상에 질화물층 및 산화물층을 형성하는 단계와;
상기 질화물층 및 상기 산화물층에 트렌치를 형성하고 상기 게이트 전극이 상기 트렌치에 의해 노출되도록 상기
질화물층의 일부 및 상기 산화물층의 일부를 에칭하는 단계와;
확대된 트렌치를 형성하기 위해 상기 게이트 전극의 일부를 에칭하는 단계와;
상기 확대된 트렌치에 상기 제1 접촉 구조체를 형성하는 단계를 더 포함하는, 반도체 소자 구조체 형성 방법.
발명의 설명
기 술 분 야
본 발명은 상호접속 구조체를 가진 반도체 소자 및 그 형성 방법에 관한 것이다.[0001]
배 경 기 술
반도체 소자는 퍼스널 컴퓨터, 셀 폰, 디지털 카메라 및 기타의 전자 장비와 같은 다양한 전자 응용에서 사용된[0002]
다. 반도체 소자는 전형적으로 반도체 기판 위에 절연체 또는 유전체 층, 도전체 층 및 반도체 물질 층을 순차
적으로 증착하고, 그 위에 회로 컴포넌트 및 요소를 형성하도록 리소그래피를 이용하여 각종 물질 층을 패터닝
함으로써 제조된다. 많은 집적회로는 전형적으로 단일 반도체 웨이퍼 상에서 제조되고, 웨이퍼 상의 개별 다이
들은 스크라이브 선을 따라 집적회로들 사이에서 자름으로써 개별 단위화(singulate)된다.
반도체 제조 공정에 있어서, 상호 접속 구조체는 장치들 간에 접속을 형성하기 위해 사용된다. 고집적도로 칩에[0003]
점점 더 많은 소자들을 갖게 됨으로써, 이전 단계의 단층 금속화 공정은 복수 층의 접속을 형성하도록 개선되었
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다. 2층, 3층 또는 4층의 접속이 반도체 소자에서 형성된다.
비록 기존의 상호접속 구조체가 그들의 의도된 목적에는 일반적으로 적당하지만, 이들이 모든 국면에서 완전히[0004]
만족스러운 것은 아니었다.
발명의 내용
본 발명의 실시형태에 따른 반도체 소자 구조체는, 기판과; 상기 기판 상에 형성된 게이트 전극과; 제1 부분 및[0005]
제2 부분을 포함하는 제1 접촉 구조체를 포함하고, 상기 제1 접촉 구조체의 제1 부분은 상기 게이트 전극에 형
성되고, 상기 제2 부분은 상기 제1 부분 상에 형성된다.
본 발명의 다른 실시형태에 따른 반도체 소자 구조체는, 기판과; 상기 기판 상에 형성되고 제1 금속으로 제조된[0006]
게이트 전극과; 상기 기판에 형성된 소스/드레인(S/D) 구조체와; 상기 게이트 전극 내에 그리고 상기 게이트 전
극 상에 형성된 제1 접촉 구조체와; 상기 S/D 구조체 상에 형성된 S/D 접촉 구조체를 포함하고, 상기 S/D 접촉
구조체는 제2 금속으로 제조되며, 상기 제1 금속은 상기 제2 금속과 다르다.
본 발명의 또 다른 실시형태에 따른 반도체 소자 구조체를 형성하는 방법은, 기판을 제공하는 단계와; 상기 기[0007]
판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 내에 그리고 상기 게이트 전극 상에 제1 접촉 구조
체를 형성하는 단계를 포함하고, 상기 제1 접촉 구조체는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은
상기 게이트 전극에 형성되며, 상기 제2 부분은 상기 제1 부분 상에 형성된다.
도면의 간단한 설명
본 발명의 양태는 이하의 상세한 설명을 첨부 도면과 함께 읽을 때 최상으로 이해될 것이다. 산업계의 표준 관[0008]
례에 따라서 각종 특징들은 정확한 축척으로 작도된 것이 아님에 주목하여야 한다. 사실, 각종 특징들의 치수는
설명의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시형태에 따른 반도체 소자 구조체의 횡단면도이다.
도 2A 내지 도 2I는 본 발명의 일부 실시형태에 따른, 반도체 소자 구조체를 형성하는 각종 단계의 횡단면도이
다.
발명을 실시하기 위한 구체적인 내용
이하의 설명은 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태 또는 예를 제공한다. 컴포[0009]
넌트 및 구성의 특정 예는 본 설명을 단순화하도록 이하에서 설명된다. 물론, 이 설명들은 단순히 예를 든 것이
고 제한하는 의도가 없다. 예를 들면, 이어지는 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 특징과
제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 상기 제1 특징과 제2 특징이 직접 접촉되지 않
도록 상기 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태를 또한 포함할 수 있다. 또한, 본 명
세서에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것
이고, 본질적으로 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 구술하는 것이 아니다.
각종 실시형태에 대한 일부 변형 예가 설명된다. 각종 도면 및 예시적인 실시형태 전반에 걸쳐서, 동일한 참조[0010]
번호는 동일한 요소를 표시하기 위해 사용된다. 추가의 동작들이 방법의 전에, 중에 및 후에 제공될 수 있고,
여기에서 설명하는 일부 동작들은 방법의 다른 실시형태에서 교체되거나 제거될 수 있다는 것을 이해하여야 한
다.
상호접속 구조체를 가진 반도체 소자 구조체의 실시형태가 제공된다. 상호접속 구조체는 하나의 절연체 층에 수[0011]
개의 금속 유형을 수반하고, 기판상에 적층되는 다수의 접촉 구조체를 포함한다. 2개의 접촉 구조체 간의 계면
(interface)은 2개의 접촉 구조체 간의 양호한 전기 접속을 보장하기 위해 세정되어야 한다. 그러므로, 본 발명
은 2개의 접촉 구조체 간의 계면을 세정하는 세정 공정을 제공한다.
도 1은 일부 실시형태에 따른 반도체 소자 구조체(100)의 단면도이다. 반도체 소자 구조체(100)는 기판(102) 위[0012]
에 형성된 상호접속 구조체(106)를 포함한다.
기판(102)은 실리콘 또는 다른 반도체 물질로 제조될 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 게르[0013]
마늄(Ge) 등의 다른 기본 반도체 물질을 포함할 수 있다. 일부 실시형태에 있어서, 기판(102)은 탄화실리콘
(SiC), 비화갈륨(GaAs), 비화인듐(InAs) 또는 인화인듐(InP)과 같은 합성 반도체로 제조된다. 일부 실시형태에
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있어서, 기판(102)은 실리콘 게르마늄(SiGe), 탄화 실리콘 게르마늄(SiGeC), 인화 갈륨 비소(GaAsP) 또는 인화
갈륨 인듐(GaInP)과 같은 합금 반도체로 제조된다. 일부 실시형태에 있어서, 기판(102)은 에피택셜 층을 포함한
다. 예를 들면, 기판(102)은 벌크 반도체 위에 에피택셜 층을 구비한다. 일부 실시형태에 있어서, 기판(102)은
실리콘 온 인슐레이터(SOI) 또는 게르마늄 온 인슐레이터(GOI) 기판일 수 있다.
기판(102)은 기판(102)의 상부면에 형성된 소자 영역(104)을 포함한다. 소자 영역(104)은 각종 소자 요소를 구[0014]
비할 수 있다. 기판(102)에 형성되는 소자 요소들의 예로서는 트랜지스터(예를 들면, 금속 산화물 반도체 전계
효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전
압 트랜지스터, 고주파수 트랜지스터, p채널 및/또는 n채널 전계 효과 트랜지스터(PFET/NFET) 등), 다이오드,
및/또는 다른 응용가능한 요소들이 있다. 상기 소자 요소들을 형성하기 위해 증착, 에칭, 주입,
포토리소그래피, 어닐링 및/또는 다른 적당한 공정과 같은 각종 공정이 수행된다. 일부 실시형태에 있어서, 소
자 영역(104)은 FEOL(front-end-of-line) 공정으로 기판(102) 내에 형성된다. 일부 실시형태에 있어서, 기판
(102)은 기판(102)의 하부로부터 상부까지 접속을 제공하는 도전성 물질로 채워지는 기판 관통 비아(through-
substrate via, TSV)(105)를 또한 포함한다.
상호접속 구조체(106)는 기판(102) 위에, 예를 들면, 소자 영역(104) 위에 형성된다. 일부 실시형태에 있어서,[0015]
상호접속 구조체(106)는 BEOL(back-end-of-line) 공정으로 형성된다. 상호접속 구조체(106)는 도전체 선(108),
제1 접촉 구조체(110) 및 제2 접촉 구조체(112)와 같은 상호접속 구조체를 포함한다. 일부 실시형태에 있어서,
상기 도전체 선(108), 제1 접촉 구조체(110) 및 제2 접촉 구조체(112)는 각각 구리(Cu), 알루미늄(Al), 텅스텐
(W), 티탄(Ti), 탄탈(Ta), 이들의 합금, 또는 이들의 조합과 같은 도전성 물질을 포함한다.
도 1에 도시된 바와 같이, 제1 접촉 구조체(110) 및 제2 접촉 구조체(112)는 절연성 물질(114) 내에 형성된다.[0016]
다시 말해서, 제2 접촉 구조체(112) 및 제1 접촉 구조체(110)는 절연성 물질(114)로 둘러싸인다.
절연성 물질(114)은 실리콘 이산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 비도핑 실리콘 글[0017]
래스(undoped silicon glass, USG), 인 도핑 산화물(PSG), 붕소 도핑 산화물(BSG), 또는 붕소 인 도핑 산화물
(BPSG)과 같은 유전체 물질이다. 일부 실시형태에 있어서, 절연체 층(114)은 플라즈마 강화 화학 기상 증착
(PECVD)에 의해 형성된다. 일부 실시형태에 있어서, 절연성 물질(114)은 유전체 물질로 된 복수의 유전체 층을
포함한다. 그러나, 도시된 상호접속 구조체(106)는 단순히 예시를 목적으로 한다. 상호접속 구조체(106)는 다른
구성을 포함할 수 있고, 하나 이상의 도전체 선 및 비아 층을 포함할 수 있다.
도 2A 내지 도 2I는 본 발명의 일부 실시형태에 따른, 반도체 소자 구조체(200)를 형성하는 각종 단계의 횡단면[0018]
도이다.
도 2A에 도시된 바와 같이, 기판(102)이 제공된다. 일부 실시형태에 있어서, 기판(102)은 실리콘(Si) 또는 다른[0019]
반도체 물질로 제조된다.
반도체 소자 구조체(200)는 얕은 트렌치 격리(STI) 특징 또는 실리콘 국부 산화(local oxidation of silicon,[0020]
LOCOS) 특징과 같은 격리 구조체(204)를 또한 포함한다. 상기 격리 구조체(204)는 각종 집적회로 소자를 규정
및 격리할 수 있다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜
지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p채널 및/또는 n채널 전계
효과 트랜지스터(PFET/NFET) 등과 같은 집적회로 소자, 다이오드, 및/또는 다른 적당한 요소는 기판(102) 내에
및/또는 기판(102) 상에 형성된다.
도 2A에 도시된 바와 같이, 소스/드레인(S/D) 구조체(206)는 기판(102) 내에 형성된다. 일부 실시형태에[0021]
있어서, S/D 구조체(206)는 스트레인드(strained) 소스/드레인 구조체이다. 일부 실시형태에 있어서, 실리콘 게
르마늄(SiGe)이 기판(102)에 증착되어 SiGe S/D 구조체(206)를 형성한다. S/D 구조체(206)는 에피 공정 중에 인
시투 도핑되거나 도핑되지 않을 수 있다. S/D 구조체(206)가 도핑되지 않을 때, 이들은 후속 공정에서 도핑될
수 있다. 도핑은 이온주입 공정, 플라즈마 이머젼 이온 주입(plasma immersion ion implantation, PIII) 공정,
가스 및/또는 고체 소스 확산 공정, 또는 다른 적당한 공정에 의해 달성될 수 있다. S/D 구조체(206)는 급속 열
어닐링 공정과 같은 어닐링 공정에 또한 노출될 수 있다. 일부 실시형태에 있어서, S/D 구조체(206)는 에피택시
또는 에피택셜(에피) 공정에 의해 형성된다. 에피 공정은 선택적 에피택셜 성장(SEG) 공정, CVD 증착 기술(예를
들면, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시, 또는 다른 적당한 에피 공정을
포함할 수 있다. 에피 공정은 기판(102)의 조성물과 상호작용할 수 있는 기체 및/또는 액체 전구체를 이용할 수
있다.
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도 2A에 도시된 바와 같이, 금속 실리사이드 층(208)이 S/D 구조체(206) 위에 형성된다. 일부 실시형태에 있어[0022]
서, 금속 막이 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 도금 공정, 무전해 도금 공정, 또는 다른
응용가능한 공정 등의 증착 공정에 의해 S/D 구조체(206) 위에 증착된다. 그 다음에, 상기 증착된 금속 막과
S/D 구조체(206) 간의 반응을 야기하여 금속 실리사이드 층(208)을 형성하도록 열처리가 실행된다. 상기 증착된
금속 막의 비반응 부분은 그 다음에 예를 들면 에칭 공정을 이용하여 제거된다. 금속 실리사이드 층(208)은 특
히 작은 기하학적 형상에서 비 실리사이드 영역보다 더 낮은 저항을 갖는다.
그 다음에, 제1 유전체 층(210)이 기판(102) 상에 형성되고, 게이트 유전체 층(222), 게이트 전극(224), 접착층[0023]
(322) 및 소스/드레인 접촉 구조체(S/D 접촉 구조체라고도 부름)(324)가 본 발명의 일부 실시형태에 따라서 도
2B에 도시된 것처럼 제1 유전체 층(210) 내에 형성된다.
제1 유전체 층(210)은 실리콘 이산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 다른 응용가능한[0024]
물질로 제조된다. 제1 유전체 층(210)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 다른 응용가능한 공정
으로 형성된다.
게이트 유전체 층(222)은 실리콘 산화물, 실리콘 산질화물 또는 높은 유전상수 물질(하이-k 물질)로 제조될 수[0025]
있다. 하이-k 물질은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하
프늄 탄탈 산화물(HfTaO), 하프늄 티탄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 또는 다른 적당한 하이
-k 유전체 물질을 포함할 수 있다. 하이-k 물질은 또한 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속
산화물, 전이 금속 질화물, 금속 실리케이트, 금속 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코
늄 알루미네이트, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 지르코늄 산화물, 타타늄 산화물, 알루미늄
산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 또는 다른 적당한 물질을 포함할 수 있다.
게이트 유전체 층(222)은 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 리모트 플라즈마[0026]
CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 금속 유기 CVD(MOCVD), 스퍼터링, 도금, 또는 다른 적당한 공정과 같
은 임의의 적당한 공정에 의해 형성될 수 있다.
게이트 전극(224)은 도전성 물질로 제조된다. 도전성 물질은 금속(예를 들면, 탄탈(Ta), 티탄(Ti), 몰리브덴[0027]
(Mo), 백금(Pt), 알루미늄(Al), 하프늄(Hf), 루테늄(Ru)), 금속 실리사이드(예를 들면, 티탄 실리사이드, 코발
트 실리사이드, 니켈 실리사이드, 탄탈 실리사이드), 또는 금속 질화물(예를 들면, 티탄 질화물, 탄탈 질화물)
을 포함할 수 있다. 일부 실시형태에 있어서, 게이트 전극(224)은 화학 기상 증착(CVD) 공정, 물리 기상 증착
(PVD) 공정 또는 다른 응용가능한 공정에 의해 형성된다.
접착층(322)은 금속 실리사이드 층(208)과 S/D 접촉 구조체(324) 사이에 형성된다. 접착층(322)은 상기 금속 실[0028]
리사이드 층(208)과 S/D 접촉 구조체(324) 사이의 접착력을 증가시키도록 구성된다. 일부 실시형태에 있어서,
접착층(322)은 코발트(Co), 은(Ag), 알루미늄(Al), 아연(Zn), 칼슘(Ca), 금(Au), 마그네슘(Mg), 텅스텐(W), 몰
리브덴(Mo), 니켈(Ni), 크롬(Cr), 다른 응용가능한 물질 또는 이들의 조합과 같은 도전성 물질로 제조된다. 접
착층(322)은 PVD 공정, CVD 공정, 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 또는 다른 응용가능한 공정에
의해 형성된다.
S/D 접촉 구조체(324)는 비제한적인 예를 들자면 구리(Cu), 알루미늄(Al), 텅스텐(W), 티탄(Ti), 이들의 합금,[0029]
또는 이들의 조합을 포함한 도전성 물질로 제조된다.
게이트 전극(224)은 산소 함유 물질(예를 들면, 공기, 산소 함유 전구체, 산소 함유 유전체 층, 산소 함유 플라[0030]
즈마)에 노출된 때 산화물을 형성하는 경향이 있는 도전성 물질로 제조된다. 그러므로, 천연 금속 산화물 층
(226)이 게이트 전극(224) 위에 형성된다. 또한, S/D 접촉 구조체(324)도 또한 도전성 물질로 제조되고, 천연
금속 산화물 층(326)이 S/D 접촉 구조체(324) 위에 자연적으로 형성된다.
후속 공정에서, 제1 접촉 구조체(236)(도 2G에 도시됨)가 상기 게이트 전극(224) 위에 형성될 것이다. 그러나,[0031]
천연 금속 산화물 층(226)은 게이트 전극(224)과 제1 접촉 구조체(234) 간의 전기 접속을 차단할 것이다. 더 구
체적으로, 천연 금속 산화물 층(226)은 게이트 전극(224)과 제1 접촉 구조체(234) 간에 높은 접촉 저항(Rc)을
야기할 수 있다. 또한, 천연 금속 산화물 층(326)은 S/D 접촉 구조체(324)와 제2 S/D 접촉 구조체(336)(도 2G에
도시됨) 간에 높은 접촉 저항(Rc)을 야기할 수 있다. 그러므로, 천연 금속 산화물 층(226, 326)은 제거되어야
한다.
게이트 전극(224)과 S/D 접촉 구조체(324)는 상이한 물질로 제조된다. 일부 실시형태에 있어서, 게이트 전극[0032]
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(224)은 S/D 접촉 구조체(324)보다 더 쉽게 산화된다. 일부 실시형태에 있어서, 게이트 전극(224)은 알루미늄
(Al)으로 제조되고, S/D 접촉 구조체(324)는 텅스텐(W)으로 제조된다. 일부 실시형태에 있어서, 천연 금속 산화
물 층(226)은 알루미늄 산화물(AlOx)이고, 천연 금속 산화물 층(326)은 은 텅스텐 산화물(WOx)이다.
게이트 전극(224)과 S/D 접촉 구조체(324)가 형성된 후에, 제2 유전체 층(212)과 제3 유전체 층(214)이 본 발명[0033]
의 일부 실시형태에 따라 도 2C에 도시된 것처럼 제1 유전체 층(210), 게이트 전극(224) 및 S/D 접촉 구조체
(324) 위에 순차적으로 형성된다.
제2 유전체 층(212)은 에칭 정지 층으로서 사용된다. 제2 유전체 층(212)은 실리콘 질화물, 실리콘 산질화물 또[0034]
는 이들의 조합으로 제조될 수 있다. 제3 유전체 층(214)은 실리콘 이산화물, 실리콘 산화물, 실리콘 질화물,
실리콘 산질화물 또는 다른 응용가능한 물질로 제조된다. 일부 실시형태에 있어서, 제2 유전체 층(212)은 실리
콘 질화물(SiNx)로 제조되고, 제3 유전체 층(214)은 실리콘 산화물(SiOy)로 제조된다.
그 다음에, 게이트 전극(226) 및 S/D 접촉 구조체(326)를 노출시키기 위해, 제1 트렌치(230)와 제2 트렌치(33[0035]
0)가 상기 제2 유전체 층(212)과 제3 유전체 층(214)에 형성된다. 그러나, 천연 금속 산화물 층(226, 326)이 게
이트 전극(226) 및 S/D 접촉 구조체(326)를 덮고 있다.
천연 금속 산화물 층(226, 326)을 제거하기 위해, 본 발명의 일부 실시형태에 따라 도 2D에 도시된 것처럼 세정[0036]
공정이 천연 금속 산화물 층(226, 326) 위에서 수행된다.
상기 세정 공정은 습식 세정 공정 또는 건식 세정 공정일 수 있다. 상기 세정 공정은 천연 금속 산화물 층(226,[0037]
326)만을 제거하지 않고 게이트 전극(224)의 일부와 S/D 접촉 구조체(324)의 일부도 또한 제거한다는 점에 주목
하여야 한다. 그러므로, 게이트 전극(224)의 일부와 S/D 접촉 구조체(324)의 일부가 에칭된다.
일부 실시형태에 있어서, 상기 세정 공정은 습식 에칭 공정을 이용하여 수행되고, 상기 습식 에칭 공정은 불소[0038]
함유 산을 이용할 수 있다. 일부 실시형태에 있어서, 불소 함유 산은 불산(HF)이다. 일부 실시형태에 있어서,
불소 함유 산은 약 100 ppm 내지 약 1,000,000 ppm 범위의 농도를 갖는다. 만일 농도가 너무 낮으면 천연 금속
산화물 층(226, 326)이 완전하게 제거되지 않을 수 있다. 만일 농도가 너무 높으면 게이트 전극(224) 및 S/D 접
촉 구조체(324)가 너무 많이 에칭될 수 있다. 게이트 전극(224) 및 S/D 접촉 구조체(324)가 너무 많이 에칭될
경우, 반도체 소자 구조체의 성능이 감퇴될 수 있다.
일부 실시형태에 있어서, 상기 습식 에칭 공정은 약 1초 내지 약 200초 범위의 시구간 동안 수행된다. 만일 시[0039]
간이 너무 짧으면 천연 금속 산화물 층(226, 326)이 완전하게 제거되지 않을 수 있다. 만일 시간이 너무 길면
게이트 전극(224) 및 S/D 접촉 구조체(324)가 너무 많이 에칭될 수 있다.
일부 실시형태에 있어서, 상기 세정 공정은 건식 에칭 공정을 이용하여 수행되고, 상기 건식 에칭 공정은 불소[0040]
함유 가스를 이용할 수 있다. 일부 실시형태에 있어서, 불소 함유 가스는 6플루오르화황(SF6), 4플루오르화탄소
(CF4), 3플루오르화 질소(NF3), 플루오르화셀렌(SeF6), 퍼플루오로에탄(C2F6), 퍼플루오로프로판(C3F8), 다른 응
용가능한 가스 또는 이들의 조합을 포함한다. 일부 실시형태에 있어서, 플라즈마 공정에서 사용하는 바이어스
전압은 약 10V 내지 약 1000V의 범위이다. 일부 실시형태에 있어서, 불소 함유 가스의 유동률은 약 10 sccm 내
지 약 500 sccm의 범위이다.
만일 천연 금속 산화물 층(226, 326)을 제거하기 위해 아르곤(Ar) 스퍼터링 세정 공정을 수행하면, 동일층 내의[0041]
다른 금속 산화물(예를 들면, 알루미늄 산화물(AlOx) 및 텅스텐 산화물(WOx))을 제거하는 제거율이 다르다. 그러
므로, 세정 효율이 나쁘다. Ar 스퍼터링 세정 공정에 비하여, 게이트 전극(224) 상의 천연 금속 산화물 층(22
6)뿐만 아니라 S/D 접촉 구조체(324) 상의 천연 금속 산화물 층(326)이 본 발명의 세정 공정에 의해 효율적으로
제거된다. 그러므로, 불소 함유 산에 의한 습식 에칭 공정 또는 불소 함유 가스에 의한 건식 에칭 공정은 더 좋
은 세정 효율을 갖는다.
도 2D에 도시된 바와 같이, 게이트 전극(224)은 제1 높이가 H1이고, 게이트 전극(224)의 일부를 제거함으로써[0042]
형성된 오목부 높이는 제2 높이(H2)로서 표시되어 있다. 일부 실시형태에 있어서, 상기 제1 높이(H1)에 대한 제2
높이(H2)의 비율은 약 0.01 내지 약 0.5의 범위이다.
또한, 게이트 전극(224)과 S/D 접촉 구조체(324)가 상이한 물질로 제조되기 때문에, 게이트 전극(224)의 제거량[0043]
과 S/D 접촉 구조체(324)의 제거량은 다르다. S/D 접촉 구조체(324)의 일부를 제거함으로써 형성된 다른 오목부
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높이는 제3 높이(H3)로서 표시되어 있다. 일부 실시형태에 있어서, 제3 높이(H3)는 제2 높이(H2)보다 더 낮다.
세정 공정 후에, 확대된 제1 트렌치(230) 및 확대된 제2 트렌치(330)가 얻어진다. 그 다음에, 본 발명의 일부[0044]
실시형태에 따라 도 2E에 도시된 바와 같이, 접착층(232)이 상기 확대된 제1 트렌치(230)에 형성되고 접착층
(332)이 상기 확대된 제2 트렌치(330)에 형성된다.
접착층(232, 332)은 상기 제1 트렌치(230) 및 상기 제2 트렌치(330)의 측벽부 및 바닥부에 각각 형성된다. 일부[0045]
실시형태에 있어서, 접착층(232, 332)은 금속층 또는 금속 합금층으로 각각 제조된다. 접착층(232, 332)은 코발
트(Co), 은(Ag), 알루미늄(Al), 아연(Zn), 칼슘(Ca), 금(Au), 마그네슘(Mg), 텅스텐(W), 몰리브덴(Mo), 니켈
(Ni), 크롬(Cr) 등을 포함할 수 있다. 일부 실시형태에 있어서, 접착층(232, 332)은 물리 기상 증착(PVD) 공정,
화학 기상 증착(CVD) 공정, 플라즈마 강화 CVD(PECVD) 공정, 저압 CVD(LPCVD) 공정, 또는 다른 응용가능한 공정
에 의해 형성된다.
접착층(232, 332)이 형성된 후에, 본 발명의 일부 실시형태에 따라 도 2F에 도시된 바와 같이, 제1 도전성 물질[0046]
(234)이 상기 제1 트렌치(230) 및 상기 제2 트렌치(330) 내에, 및 상기 접착층(232, 332) 위에 채워진다. 일부
실시형태에 있어서, 상기 제1 도전성 물질(234)은 텅스텐(W)으로 제조된다.
그 다음에, 본 발명의 일부 실시형태에 따라 도 2G에 도시된 바와 같이, 연마 공정을 이용하여 과잉 도전성 물[0047]
질(234)을 상기 제1 트렌치(230) 및 상기 제2 트렌치(330)로부터 제거한다. 일부 실시형태에 있어서, 상기 연마
공정은 화학적 연마(CMP) 공정이다.
도 2G에 도시된 것처럼, 제1 접촉 구조체(236) 및 제2 S/D 접촉 구조체(336)가 형성된다. 제1 접촉 구조체(23[0048]
6)는 제1 도전성 물질(234) 및 접착층(232)을 포함하고, 제2 S/D 접촉 구조체(336)는 제1 도전성 물질(234) 및
접착층(332)을 포함한다. 일부 실시형태에 있어서, 상기 제1 접촉 구조체(236)와 S/D 접촉 구조체(324)는 동일
물질로 제조된다.
상기 제1 접촉 구조체(236)는 제1 부분(236a) 및 제2 부분(236b)을 포함하고, 상기 제1 부분(236a)은 게이트 전[0049]
극(234) 내에 형성되고, 상기 제2 부분(236b)은 상기 제1 부분(236a) 위에 형성된다. 다시 말해서, 게이트 전극
(234)은 오목부를 구비하고, 상기 제1 부분(236a)은 상기 오목부 내에 형성된다.
상기 제1 접촉 구조체(236)의 바닥면은 상기 S/D 접촉 구조체(324)의 상부면보다 더 낮다는 점에 주목하여야 한[0050]
다. 다시 말해서, 상기 제1 접촉 구조체(236)의 바닥면은 상기 제2 S/D 접촉 구조체(336)의 바닥면보다 더
낮다.
그 다음에, 제4 유전체 층(216)이 제3 유전체 층(214) 위에 형성되고, 제1 개공(240) 및 제2 개공(340)이 본 발[0051]
명의 일부 실시형태에 따라 도 2H에 도시된 바와 같이 제4 유전체 층(216) 내에 형성된다. 상기 제1 개공(240)
및 제2 개공(340)은 각각 상부 트렌치부와 하부 비아홀부를 갖는다.
상기 제1 개공(240) 및 제2 개공(340)이 형성된 후에, 제2 도전성 물질이 본 발명의 일부 실시형태에 따라 도[0052]
2I에 도시된 바와 같이 상기 제1 개공(240) 및 제2 개공(340)에 채워진다.
상기 제2 도전성 물질(244)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 또는 이들의 합금, 또[0053]
는 다른 응용가능한 물질로 제조된다. 일부 실시형태에 있어서, 상기 제2 도전성 물질(244)은 구리 또는 구리
합금으로 제조된다. 상기 제4 유전체 층(216)에서의 금속(예를 들면, 구리) 확산과 관련된 문제 때문에, 일부
실시형태에 따라서, 구리 확산을 차단하기 위해 상기 제2 도전성 물질(244) 아래에 확산 장벽층(242)이 형성된
다. 그러나, 상기 제2 도전성 물질(244)이 구리가 아닌 경우에는 상기 확산 장벽층(242)이 필요없다. 일부 실시
형태에 있어서, 상기 확산 장벽층(242)은 티탄(Ti), 탄탈(Ta), 티탄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄
질화물(AlN), 또는 이들의 복수의 층 또는 이들의 조합으로 제조된다. 일부 실시형태에 있어서, 상기 확산 장벽
층(242)은 구리 확산 장벽 물질로 제조된다. 일부 실시형태에 있어서, 상기 확산 장벽층(242)은 벤조사이클로부
틴(BCB) 중합체와 같은 중합체로 제조된다.
본 발명은 제1 트렌치(230) 및 제2 트렌치(330)의 바닥면을 세정하기 위한 세정 공정을 제공한다(도 2D에 도시[0054]
된 것처럼). 세정 공정은 불소 함유 산을 포함한 습식 에칭 공정, 또는 불소 함유 가스를 포함한 건식 에칭 공
정을 이용한다. 일부 실시형태에 있어서, 세정 효율은 불소 함유 산의 농도 및 시간을 조절함으로써 조절된다.
일부 다른 실시형태에 있어서, 세정 효율은 불소 함유 가스의 유동률 및 바이어스를 조절함으로써 조절된다. 천
연 금속 산화물층(226, 326)을 제거하는 세정 효율이 개선된다. 그러므로, 게이트 전극(224)과 제1 접촉 구조체
(236) 사이의 계면 및 S/D 접촉 구조체(324)와 제2 접촉 구조체(336) 사이의 다른 계면이 세정된다. 또한, 게이
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트 전극(224)과 S/D 접촉 구조체(324)가 상이한 물질로 제조되기 때문에, 이들에 형성된 천연 금속 산화물이 효
과적으로 제거된다.
상호접속 구조체를 구비한 반도체 소자 구조체를 형성하는 실시형태가 제공된다. 상기 상호접속 구조체는 게이[0055]
트 전극 위에 형성된 제1 접촉 구조체를 포함한다. 상기 상호접속 구조체는 또한 S/D 구조체 위에 형성된 S/D
접촉 구조체, 및 상기 S/D 접촉 구조체 위에 형성된 제2 S/D 접촉 구조체를 포함한다. 상기 게이트 전극과 상기
S/D 접촉 구조체는 상이한 물질로 제조된다. 상기 접촉 구조체와 상기 게이트 전극 간의 계면 및 S/D 접촉 구조
체와 제2 S/D 접촉 구조체 간의 다른 계면을 세정하기 위한 세정 공정이 제공된다. 일부 실시형태에 있어서, 불
소 함유 산을 포함한 습식 에칭 공정, 또는 불소 함유 가스를 포함한 건식 에칭 공정이 제공된다. 상기 게이트
전극의 일부는 상기 천연 금속 산화물이 완전하게 제거되는 것을 보장하기 위해 에칭 공정에 의해 약간 에칭된
다. 그러므로, 상기 접촉 구조체와 상기 게이트 전극 간의 높은 접촉 저항(Rc)이 방지되고, 반도체 소자 구조체
의 성능이 개선된다.
일부 실시형태에 있어서, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 기판과, 이 기판 위에 형성된[0056]
게이트 전극을 포함한다. 반도체 소자 구조체는 제1 부분 및 제2 부분을 포함한 제1 접촉 구조체를 또한 포함한
다. 상기 제1 접촉 구조체의 제1 부분은 상기 게이트 전극에 형성되고, 상기 제2 부분은 상기 제1 부분 위에 형
성된다.
일부 실시형태에 있어서, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 기판과, 이 기판 위에 형성된[0057]
게이트 전극을 포함하고, 상기 게이트 전극은 제1 금속으로 제조된다. 반도체 소자 구조체는 상기 기판에 형성
되는 소스/드레인(S/D) 구조체, 및 상기 게이트 전극 내에 그리고 상기 게이트 전극 상에 형성되는 제1 접촉 구
조체를 또한 포함한다. 상기 반도체 소자 구조체는 S/D 구조체 위에 형성된 S/D 접촉 구조체를 또한 포함하고,
S/D 접촉 구조체는 제2 금속으로 제조되며, 상기 제1 금속은 상기 제2 금속과 다르다.
일부 실시형태에 있어서, 반도체 소자 구조체를 형성하는 방법이 제공된다. 이 방법은 기판을 제공하는 단계와,[0058]
상기 기판 위에 게이트 전극을 형성하는 단계를 포함한다. 이 방법은 또한 상기 게이트 전극 내에 그리고 상기
게이트 전극 상에 제1 접촉 구조체를 형성하는 단계를 포함한다. 제1 접촉 구조체는 제1 부분 및 제2 부분을 포
함하고, 상기 제1 부분은 상기 게이트 전극에 형성되고, 상기 제2 부분은 상기 제1 부분 위에 형성된다.
지금까지 이 기술에 통상의 지식을 가진 사람이 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시[0059]
형태의 특징들을 설명하였다. 이 기술에 통상의 지식을 가진 사람이라면 여기에서 소개한 실시형태의 동일한 목
적을 실행하고 및/또는 동일한 장점을 달성하는 다른 처리 및 구조체의 설계 및 수정을 위한 기초로서 본 실시
형태를 쉽게 이용할 수 있다는 것을 인식할 것이다. 이 기술에 통상의 지식을 가진 사람이라면 그러한 등가적인
구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고
여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
도면
도면1
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도면2a
도면2b
도면2c
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도면2d
도면2e
도면2f
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도면2g
도면2h
도면2i
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