정전 방전 보호 기능을 가진 반도체 장치(Semiconductor device having electro-static dischargecircuit)
등록특허 10-0431066
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(19)대한민국특허청(KR)
(12) 등록특허공보(B1)
(51) 。Int. Cl.7
H01L 27/04
(45) 공고일자
(11) 등록번호
(24) 등록일자
2004년05월12일
10-0431066
2004년04월29일
(21) 출원번호 10-2001-0059954 (65) 공개번호 10-2003-0028043
(22) 출원일자 2001년09월27일 (43) 공개일자 2003년04월08일
(73) 특허권자 삼성전자주식회사
경기도 수원시 영통구 매탄동 416
(72) 발명자 권은경
경기도 수원시 팔달구 영통동 벽적골 주공아파트 831동 1204 호
권규형
경기도 안산시 부곡동 713-5
(74) 대리인 임창현
권혁수
심사관 : 안준형
(54) 정전 방전 보호 기능을 가진 반도체 장치
요약
본 발명은 ESD에 대한 보호기능을 수행하는 반도체 장치를 제공한다. 이 장치는 제1 터미널과 제2 터미널 사이에 직
렬 연결된 제1 및 제2 트랜지스터들을 포함한다. 제1 트랜지스터 및 제2 트랜지스터는 각각 서로 분리된 제1 및 제2
활성영역에 형성되고, 제1 트랜지스터의 소오스 영역은 도전층으로 이루어진 배선을 통하여 제2 트랜지스터의 드레
인 영역과 전기적으로 접속된다. 또한, 제1 활성영역 및 제2 활성영역은 제1 터미널 또는 제2 터미널과 전기적으로
접속된 가드링(guard ring)에 의해 둘러싸여진다. 결과적으로, 제1 및 제2 활성영역 사이에도 가드링이 개재된다. 제
1 및 제2 활성영역들은 제1 및 제2 트랜지스터들의 게이트 전극들과 평행한 일 직선 상에 배치된다.
대표도
도 8
색인어
정전 방전, 입력 보호
명세서
도면의 간단한 설명
제1A도 및 제1B도는 각각 엔모오스 및 피모오스 트랜지스터의 등가회로도.
제1C도는 자가 규화 공법으로 제조된 모오스 트랜지스터의 단면구조도.
제2A도 및 제2B도는 입출력용 트랜지스터의 일반적인 패턴을 보여주는 평면도 및 단면도.
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제3도는 출력회로에 저항을 추가한 종래의 반도체 장치의 회로도.
제4A도는 엔모오스 트랜지스터를 직렬연결한 종래의 반도체 장치의 회로도.
제4B도 및 제4C도는 제4A도의 회로를 실현한 종래의 반도체 장치의 평면 및 단면구조도.
제4D도 및 제4E도는 제4A도의 회로를 실현한 종래의 반도체 장치의 다른 예를 보여주는 평면 및 단면구조도.
제4F도는 제4B도 내지 제4E도에 보인 반도체장치들에 의한 기생 바이폴라 트랜지스터들의 등가회로도.
제5A도 내지 제5B도는 부분 자가 규화 공법을 이용한 엔모오스 트랜지스터의 제조 과정을 보여주는 공정 흐름도.
제6A도 및 제6B도는 이온주입단계를 추가한 엔모오스 트랜지스터의 제조과정 을 보여주는 공정 흐름도.
제7도는 본 발명의 반도체장치가 적용되는 보호회로도.
제8도 및 제9도는 각각 본 발명에 따른 반도체 장치의 평면도 및 단면도.
제10도는 제7도 또는 제8도의 구조에 의한 기생 바이폴라 트랜지스터들의 등가회로도.
제11A도 내지 제11C도는 본 발명의 반도체 장치가 엔모오스 트랜지스터들로 구성된 경우에 그들의 게이트 접속에
관한 실시예들을 보여 준다.
제12A도 내지 제12C도는 본 발명의 반도체 장치가 피모오스 트랜지스터들로 구성된 경우에 그들의 게이트 접속에
관한 실시예들을 보여 준다.
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 집적회로의 보호장치에 관한 것으로서, 특히 집적회로의 출력회로에서 정전 방전(ESD) 보호를 위한 반도
체장치에 관한 것이다.
최근의 집적회로 기술에서는, SOC(System On Chip)와 같은 제품처럼 고속 동작 및 저전력화에 대응하는 제품 및 공
정개발이 진행되고 있다. 고속 동작에 대응함에 있어서는, 회로를 구성하는 능동(active) 소자 및 수동(passive) 소자
의 특성이 집적회로 제품의 성능을 결정하는 중요한 요소이다. 특히, 대표적인 능동소자인 트랜지스터에 있어서는, 드
레인과 소오스간의 포화전류(saturation current)의 증가와 함께 트랜지스터의 구조상 존재하는 기생저항(parasitic r
esistance) 및 기 생용량(parasitic capacitance)을 최대한 줄여야 한다. 제1A도 및 제1B도에 보인엔모오스(NMOS)
및 피모오스(PMOS) 트랜지스터의 기생저항(Rd; 드레인측 기생저항, Rs; 소오스측 기생저항)을 줄이기 위한 구조에
서는, 제1C도에 보인 바와 같이, 트랜지스터의 게이트, 소오스 및 드레인의 표면에 저항이 작은 금속성 물질과 실리콘
을 자체적인 반응에 의해 형성시키는 자가정렬 규화(self-align silicidation; salicidation) 공법을 이용하고 있다. 이
러한 자가정렬 규화 공법을 적용한 경우에는, 기생저항의 감소로 인해 트랜지스터의 특성은 향상되지만 트랜지스터의
방전영역으로 작용하는 유효 접합 영역(effective junction area)이 게이트 폴리실리콘층(GP) 스페이서(GS)의 하부
영역(A)으로 제한된다. 그결과, 정전 방전(electrostatic discharge; ESD) 또는 전기적인 과잉스트레스(electrical ov
erstress; EOS)와 같은 과잉 순시 성분(electrical transient)이 패드(pad)를 통하여 유입되면, 작은 방전 영역으로 인
해 물리적인 손괴가 발생되어 그러한 트랜지스터(제1C도에 보인 구조를 가진)를 보호소자를 채용하는 제품의 사용이
불가능하게 된다.
이와같이, 자가 정렬 규화 공법으로 제조된 트랜지스터에서의 축소된 방전영역(A)으로 인한 ESD보호에 대한 신뢰성
은, 집적회로장치의 외부와 직접 접촉하는 입출력회로 영역에서 더욱 심각하게 문제시된다. 일반적으로, 집적회로장
치의 패드와 직접 연결된 입출력회로에서는 기본적으로 집적회로 장치의 내외부 임피이던스 완충 역할이나 DC/AC (
또는 CMOS/TTL) 변환기능이외에 외부로부터 유입되는 비정상적인 성분들, 즉 ESD, EOS, 급격한 전압 또는 전류변
동(surge), 또는 노이즈(noise)에 기인한 집적회로장치의 물리적인 손괴를 방지하는 보호기능을 동시에 포함하고 있
다. 특히, 집적회로 장치가 탑재되는 회로 보드(PCB 등), 또는 집적회로장치와 외부 시스템간의 연결을 위한 케이블
에 존재하는 기생 저항/인덕턴스/용량(R/L/C) 성분을 고려하여 큰 전류 구동능력을 위한 큰 채널폭을 가지는 트랜지
스터들이 입출력회로에 사용된다. 이 경우, 회로면적의 효율성을 위하여 제2A도 내지 제2B도에 보인 바와 같이, 확산
영역(1)상에 여러개의 폴리실리콘 게이트층들(3)을 형성한 핑거(finger; 또는 ladder)형태로 입출력회로의 트랜지스
터들을 구성하는 방식이 일반적으로 적용되고 있다. 그러나, 이러한 구조에서는, ESD 동작과정에서 베이스(P형의 기
판)영역에서의 저항차이로 인해 모든 수평 NPN 바이폴라 트랜지스터들(Q1,Q2)이 동시에 턴온되지 못하고 베이스
저항이 가장 큰 가운데 부분의 NPN 바이폴라 트랜지스터(예컨대, Q2)부터 턴온되는 과정을 통하여 방전이 진행된다.
따라서, 큰 베이스폭에 따른 이익을 보기 위해서는 모든 NPN 바이폴라 트랜지스터들이 턴온되기까지 소정의 시간이
소요된다. 여기서, 모든 NPN 바이폴라 트랜지스터들의 턴온시간은 폴리실리콘 게이트와 드레인간의 오버랩(overlap
ped) 영역에 의해 결정되는 온-저항(on-resistance)의 값에 따라 제한받는 것이 일반적이다. 그러나, 제1C도와 관련
하여 언급한 바와 같이, 자가 정렬 규화 공법으로 제조된 모오스트랜지스터에서는 온-저항의 값이 스페이서(GS)의
하부에 위치한 드레인과 기판간의 접합영역, 즉 방전영역(A)에 의해 결정되기 때문에, 적은 값의 온-저항으로는 NPN
바이폴라트랜지스터들(Q1,Q2)의 완전한 턴온시간을 보장하기 위한 RC지연시간을 확보하기가 곤란하다. 그 결과, 핑
거 구조에 의해 확장된 전체 베이 스폭이 아닌 단일 트랜지스터의 베이스폭에 의해 결정됨에 따라, ESD 특성이 취약
하게 된다.
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따라서, 자가정렬 규화 공법을 적용하는 경우에는 낮은 ESD특성을 갖는 트랜지스터를 보상할 수 있는 보호회로를 사
용하여야 한다. 그러한 보호회로로서는 다이오드(diode) 또는 실리콘제어 정류회로(silicon controlled rectifier; SC
R) 등이 있다. 집적회로장치에서는, 출력 구동 회로에서 모오스 트랜지스터가 기본적으로 사용되므로, 모오스 트랜지
스터에 기생하는 수평 NPN 바이폴라 트랜지스터(lateral NPN bipolar transistor; LNPN)의 턴온전압(또는 snap-ba
ck voltage)보다 낮은 전압에서 많은 양의 전류를 흘릴 수 있는 보호회로가 바람직하다 (출력회로의 모오스트랜지스
터가 과잉 순시 성분에 의해 손괴되기 전에 방전시켜 주어야 함). 그러나, 대부분 보호소자의 턴온전압이 기생 LNPN
에 비해 크기 때문에, 그러한 보호회로(낮은 턴온전압에서 큰 전류 구동능역을 가진)는 현실적으로 적용상의 어려움
이 있다. 그리하여, 기생 LNPN의 턴온전압을 높이기 위한 방안으로서, 기생 LNPN 바이폴라 트랜지스터의 베이스 폭
을 늘리거나, 제3도에 보인 바와 같이, 엔모오스 트랜지스터의 소오스와 접지전압(Vss)사이에 저항(Rs)을 연결하여
소오스(기생 LNPN의 에미터)와 P형 기판(LNPN의 베이스)사이의 순방향 턴온전압을 증가시킨다.
전술한 기생 LNPN의 베이폭을 증가시키는 방식에서는, 보호회로보다 턴온전압이 크도록 하기 위하여 게이트 길이(
게이트 길이가 길수록 저항의 증가로 인해 턴온전압이 상승함)를 증가시킨 엔모오스 트랜지스터로써 출력회로를 구
성한다. 그러나, 이와 같은 방식은, 보호회로보다 출력회로의 턴온전압을 더 크게 할 수는 있지만, 낮은 전류 구동 능
력을 보상하기 위하여 회로 면적을 크게 할 수 밖에 없는 단점이 있다. 한편, 제3도와 같이 출력회로(10)에 저항(Rs)
을 추가하는 경우에는, 기생 LNPN의 활성화를 억제할 수는 있지만, 전술한 베이스 폭 증가 방식과 마찬가지로, 저항
추가로 인한 전류 구동 능력의 저하를 보상하기 위한 회로면적의 증가가 불가피하다.
출력회로의 턴온전압을 보호회로의 것보다 더 높여 엔모오스 트랜지스터(예컨대, 제1A도에 보인 것)의 손괴를 방지
하기 위한 또 다른 방안은, 제4A도에 도시된 바와 같이, 출력회로(11)와 보호회로(12)를 구성하는 엔모오스 트랜지스
터들을 각각 직렬로 연결하여 기생 LNPN의 베이스 폭을 확장시킨 구조이다. 이러한 구조을 형성하는 방법은 2가지
로서, 그 하나는 제4B도 및 제4C도에 도시되고 나머지 하나는 제4D도 및 제4E도에 도시되어 있다.
먼저 제4B도 및 제4C도에서는, 두개의 엔모오스트랜지스터(N1,N2)의 활성영역(또는 N 확산영역)들이 분리되고,
패드(PAD)에 연결된 엔모오스트랜지스터(N1)의 소오스와 접지전압(Vss)에 연결된 엔모오스트랜지스터(N2)의 드레
인이 금속선(M)을 통하여 연결되어 있다. 제4D도 및 제4E도는, 회로면적의 효율적인 이용을 위하여 엔모오스트랜지
스터들(N1,N2)의 소오스와 드레인을 활성영역을 통하여 연결시킨 구조이다.
그러나, 제4B도 내지 제4E도에 보인 구조들은, 패드(PAD)에 연결된 드레인(기생 LNPN의 컬렉터)과 접지전압(Vss)
에 연결된 소오스(기생 LNPN의 에미터)사이의 베이스 폭이 증가되어 기생 LNPN의 활성화는 억제될 수 있지만(LNP
N의 턴온전압이 증가됨), 제4F도의 등가회로에 보인 바와 같이, 확장된 베이스폭을 가지는 기생 바이폴라트랜지스터
Q3로 인해 전류이득( β; 컬렉터전류 증가분/베이스전류 증가분)이 감소되어 ESD특성이 저하되는 단점이 있다.
이러한 회로적인 개선방안 외에, 자가 정렬 규화 공법이 적용된 모오스트랜지스터의 ESD특성을 향상시키기 위한 공
정적인 해결책에 관하여 제5A도 및 제5B도와 제6A도 및 제6B도에 도시되어 있다. 먼저, 제5A도에서는, 이온주입공
정에 의해 N 소오스(S) 및 드레인영역(D)을 형성한 후 별도의 마스크공정으로써 폴리실리콘 게이트층(GP)의 상면
과 소오스/드레인영역의 상면에 형성된 절연막(41)의 일부를 제거한다. 그러면, 게이트층(GP)과 소오스 및 드레인영
역의 일부 표면만이 노출되는 개구들(42)이 형성된다. 그 다음, 제5B도에서 남아 있는 절연막(41)을 마스크로 한 국
부 자가 정렬 규화 공법(local salicidation)을 진행하면, 게이트층과 소오스 및 드레인영역의 일부표면에 규화막들(44
)이 형성된 구조를 얻는다. 제5A도 및 제5B도의 공정에 의한 구조는, 자가정렬 규화 공법만을 적용하는 제조과정에
의한 구조와 동일한 구조를 만들 수 있기 때문에, 전술한 핑거(finger) 형태의 구조에서 보인 베이스폭 확장에 따른 이
점을 가지기에 적합한 공정기술이다. 그러나, 별도의 마스크 사용에 따른 제조 비용의 상승과, 기생 저항 성분의 증가
에 따른 고주파 동작상의 어려움이 있다. 또한, 게이트층과 소오스 및 드레인층의 일부표면만을 노출시키는 정밀한
작업이 요구되기 때문에, 회로크기의 축소 또는 정렬 여유 등의 고집적화 추세를 고려하면 진행하기 어려운 점이 있
다.
제6A도 및 제6B도에서는, 소오스 및 드레인영역을 형성한 후, 마스크공정을 사용한 고에너지 이온주입공정을 진행
하여 기존의 소오스(S) 및 드레인확산영역(D)의 하부에 더 확장된 확산영역(S', D')을 형성한 다음, 자가정렬 규화를
진행하여 엔모오스 트랜지스터를 완성한다. 그러한 공정에 의한 구조에서는, 더 깊이 확장된 확산영역(S', D')에 의해
기판과의 접합영역이 확대됨으로써 그만큼의 방전영역을 확보하는 이점은 있으나, 추가적인 마스크공정이 요구되고
기생 저항 성분이 증가되는 등의 단점이 있다. 또한, 실질적인 ESD특성의 향상 정도가 그리 크지 않다.
발명이 이루고자 하는 기술적 과제
따라서, 본 발명의 목적은 자가정렬 규화공법에 의해 제작된 트랜지스터들을 포함하는 집적회로에서 신뢰성있는 ES
D 보호특성을 가진 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 자가정렬 규화공법에 의해 제작된 트랜지스터들을 포함하는 집적회로에서 별도의 공정을 사
용하지 않고도 신뢰성있는 ESD 보호특성을 가진 반도체 장치를 제공함에 있다.
발명의 구성 및 작용
전술한 본 발명의 목적을 달성하기 위하여, 본 발명은 제1 터미널 및 제2 터미널 사이에 직렬연결된 제1 및 제2 모스
트랜지스터를 포함한다. 상기 제1 및 제2 모스 트랜지스터들은 각각 서로 분리된 제1 및 제2 활성영역에 형성된다.
상기 제1 및 제2 활성영역들은 일 방향을 따라 배열된다. 또한, 상기 제1 모드 트랜지스터는 적어도 하나의 제1 게이
트를 가지며, 상기 제1 게이트는 상기 일 방향과 평행하게 배치된다. 이와 마찬가지로, 상기 제2 모스 트랜지스터는
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적어도 하나의 제2 게이트를 가지며, 상기 제2 게이트는 상기 일 방향과 평행하게 배치된다. 상기 제1 모스 트랜지스
터의 드레인은 제1 터미널과 전기적으로 접속되고, 상기 제2 모스 트랜지스터의 소오스는 제2 터미널과 전기적으로
접속된다. 이에 더하여, 상기 제1 모스 트랜지스터의 소오스는 도전층을 통하여 상기 제2 모스 트랜지스터의 드레인
과 전기적으로 접속된다.
바람직하게는, 상기 제1 및 제2 활성영역의 주변에 배치된 가드링(guard ring)을 더 포함한다. 상기 가드링은 상기 제
2 모스 트랜지스터의 소오스와 전기적으로 접속된다. 또한, 상기 가드링은 상기 제1 및 제2 모스 트랜지스터들의 소
오스/드레인과 다른 도전형을 갖는다.
상기 제1 및 제2 모스 트랜지스터들은 엔모스 또는 피모스 트랜지스터로 구성되며, 그들의 게이트들의 접속관계는 본
발명의 실시예에서 다양한 연결방식을 가진다. 즉, 상기 제1 및 제2 모스 트랜지스터들이 모두 엔모오스 트랜지스터
들로 구성된 경우에는 상기 제1 및 제2 모스 트랜지스터들의 게이트들은 전원전압 및/또는 소정의 내부신호에 각각
접속되고, 상기 제1 및 제2 모스 트랜지스터들이 모두 피모오스 트랜지스터들로 구성된 경우에는 상기 제1 및 제2 모
스 트랜지스터들의 게이트들은 소정의 내부신호 및/또는 기준전압에 각각 접속된다.
또한, 상기 제1 및 제2 모스 트랜지스터들의 게이트들은 소정의 내부신호에 공통으로 접속되거나, 별도의 내부신호에
각각 접속된다.
이하 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 먼저, 제7도는 본 발명이 적용되는
출력회로(11)를 포함하는 보호회로의 전체적인 구성을 보여 주는 회로도로서, 양 또는 음의 순시성분(positive or ne
gative transient)이 패드(PAD)로 유입되었을 때 패드(PAD)와 전원전압(VDD)사이, 그리고 패드(PAD)와 접지전압(
VSS)사이에서의 방전경로를 보여 준다. 패드(PAD)와 전원전압(VDD)사이에서 양의 순시성분이 패드(PAD)로 인가
되는 경우에는 패드(PAD)와 전원전압(VDD)사이에 형성된 피모오스트랜지스터(P1)의 P /N 접합이 순방향 바이어
스됨에 의해 양의 순시성분이 VDD로 방전된다(방전경로 PDp). 입력패드(PAD)와 전원전압(VDD)사이에서 음의 순
시성분이 패드(PAD)로 인가된 경우에는, 패드(PAD)에 연결된 엔모오스 트랜지스터(N1)의 드레인(N 형)과 기판(P
형)사이에 형성되는 N /P 접합이 순방향으로 바이어스됨에 따라 1차적으로 방전이 되고 전원전압(VDD)와 접지전
압(VSS)사이에 형성된 전원보호회로(60)를 통하여 2차적으로 방전이 진행된다(방전경로 PDn). 또한, 패드(PAD)와
접지전압(VSS)사이에서 양의 순시성분이 패드(PAD)로 인가된 경우에는, 피모오스트랜지스터(P1)의 순방향 바이어
스된 P /N 접합을 통하여 1차적으로 방전이 일어나고 전원보호회로(60)을 통하여 2차적인 방전이 진행된다(방전경
로 PSp). 패드(PAD)와 접지전압(VSS)사이에서 음의 순시성분이 인가된 경우에는, 엔모오스 트랜지스터(N1)의 드레
인과 기판사이에 형성되는 N /P 접합의 순방향 바이어스에 의한 방전경로(PSn)가 형성된다.
제8도 및 제9도는 각각 본 발명의 특징에 따른 장치의 평면도 및 단면도로서, 제7도의 출력회로(11)에서 2개의 엔모
오스 트랜지스터(N1,N2)가 패드(PAD)와 접지전압(GND)사이에 직렬연결된 회로구조에 본 발명에 따른 구조를 적용
한 경우이다. 여기서, 제9도는 제8도의 Y1-Y1'에 따른 엔모스 트랜지스터(N2)의 단면도와 아울러, 제8도의 Y2-Y2'
에 따른 엔모스 트랜지스터(N1)의 단면도를 보여준다.
제8도 및 제9도를 참조하면, 엔모오스 트랜지스터들(N1,N2)은 각각 서로 분리된 제1 및 제2 활성영역들(71, 72)에
형성되고, 각 엔모스 트랜지스터들은 이중구조로 형성된다. 즉, 제1 활성영역(71)은 상기 제1 활성영역(71)의 상부를
가로지르는 제1 게이트들(73,74,75,76)에 의해 N형의 드레인영역(D1,D2)과 N형의 소오스영역(S1, S2, S3)으로 분
할되고, 제2 활성영역(72)은 상기 제2 활성영역(72)의 상부를 가로지르는 제2 게이트들(73', 74', 75', 76')에 의해 드
레인영역(D3, D4, D5)과 소오스영역(S4, S5)으로 분할된다. 제1 엔모오스 트랜지스터(N1)의 드레인영역(D1, D2)은
금속 등의 도전층(또는 도전선; 77,78)을 통하여 패드(PAD)와 연결되고, 제2 엔모오스 트랜지스터(N2)의 소오스영
역(S4,S5)는 금속 등의 도전층(또는 도전선; 79,80)을 통하여 피(P )형의 가아드링영역(GD; guard ring)과 함께 접
지전압(VSS)에 연결된다. 또한, 제1 게이트들, 즉 폴리실리콘층(73,74,75,76)는 전원전압(VDD)에 연결되고, 제2 게
이트들, 즉 폴리실리콘층(73',74',75',76')은 내부회로의 출력(NG)에 연결된다. 제1 게이트들(73,74,75,76) 및 제2 게
이트들(73',74',75',76')은 전술한 자가 규화 공법(salicidation)에 의해 형성될 수 있다.
한편, 제1 엔모오스 트랜지스터(N1)의 소오스(S1,S2,S3)는 제2 엔모오스 트랜지스터(N2)의 드레인(D3,D4,D5)과 금
속 등의 도전층(81~83)을 통하여 각각 연결 되어 있다. 서로 직렬연결된 엔모스 트랜지스터들(N1,N2)의 소오스 및
드레인을 종래와 같이(제4D도) 확산영역을 통하여 연결하지 않는 것은 기생 수평 NPN트랜지스터의 확장된 베이스
폭으로 인한 ESD특성의 저하를 억제하기 위함이다. 즉, 제1 엔모오스 트랜지스터(N1)의 드레인영역(D1,D2; 기생 N
PN트랜지스터의 컬렉터영역)과 제2 엔모오스 트랜지스터(N2)의 소오스영역(S4,S5; 기생 NPN트랜지스터의 에미터
영역)이 서로 분리된 확산영역에 각각 형성되고 이들이 서로 마주보는 면의 폭이 종래기술에 비하여 상대적으로 작기
때문에, 기생 NPN트랜지스터의 동작이 현저히 억제된다. 이에 더하여, 상기 제1 엔모스 트랜지스터(N1)의 소오스/
드레인 영역들과 상기 제2 엔모스 트랜지스터(N2)의 소오스/드레인 영역들 사이에 상기 P 형의 가드링(GD)이 개재
된다. 이에 따라, 상기 제1 엔모스 트랜지스터(N1)의 소오스/드레인 영역들, 상기 제2 엔모스 트랜지스터(N2)의 소오
스/드레인 영역들, 및 P형의 반도체기판(P-SUB)으로 구성되는 기생 NPN 트랜지스터의 활성화를 현저히 억제시킬
수 있다. 다시 말해서, 상기 기생 NPN 트랜지스터의 베이스 영역에 해당하는 P형의 반도체기판(P-SUB)에 P 형의
가드링(GD)이 존재하므로 베이스 모듈레이션(base modulation)이 억제된다. 이에 따라, 상기 기생 NPN 트랜지스터
의 이득을 현저히 감소시킬 수 있다.
제9도에 보인 바와 같이, 본 발명에 따른 구조에서 기생 NPN 바이폴라 트랜지스터는 2개(Q1,Q2; Q3와 Q4는 실질적
으로 Q1 및 Q2와 동일함)가 형성되며, 순시성분(Vin)이 패드(PAD)에 인가되었을 때 Q1의 Vbe(베이스-에미터간 전
압차)는 VDD(Vin-0.6)-Vth (Vth는 N1의 드레쉬홀드 전압)로 된다. 이 Vbe는 기생 NPN트랜 지스터의 턴온전압에
비해 크기 때문에, 순방향 턴온을 위한 베이스 전류의 양도 증가하여 결국 수평 기생 NPN 바이폴라 트랜지스터의 동
작은 발생되지 않는다.
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제8도 및 제9도에 따른 구조에서 기생 바이폴라 트랜지스터들의 등가회로를 보여주는 제10도를 전술한 제4F도와 비
교하여 참조하면, 패드(PAD) 및 접지전압(GND; VSS) 사이에 직렬 연결된 기생 바이폴라 트랜지스터들(Q1,Q2)이 형
성됨과 아울러, 다른 하나의 기생 바이폴라 트랜지스터(Q3')가 형성된다. 그러나, 상기 기생 바이폴라 트랜지스터(Q3'
)는 제4F도에서 보여진 기생 바이폴라 트랜지스터(Q3)에 비하여 현저히 낮은 이득을 갖는다. 이는, 전술한 바와 같이
상기 패드(PAD)와 접속된 드레인 영역들(D1,D2) 및 상기 접지전압(GND; VSS)에 접속된 소오스 영역들(S4, S5)이
서로 마주보는 면의 폭이 종래기술에 비하여 현저히 작을 뿐만 아니라, 이들 사이에 P형의 가드링(GD)이 존재하기 때
문이다. 따라서, 패드(PAD) 및 접지전압(GND; VSS) 사이의 기생 바이폴라 트랜지스터들의 이득을 감소시킬 수 있으
므로 정전하 방전 특성을 향상시킬 수 있다.
제8도와 같은 회로패턴을 형성함에 있어서는, 반도체기판, 예컨대 P형의 반도체기판(P-SUB)에 제1 및 제2 활성영역
들(71, 72)을 한정하는 소자분리막(FOX; field oxide)을 형성한다. 상기 제1 및 제2 활성영역들(71,72)은 일 방향(도
면 상에서, 절단선 Y1-Y1'를 가로지르는 방향)을 따라 배열되고 상기 소자분리막(FOX)에 의해 분리된다. 또한, 상기
제1 및 제2 활성영역들(71, 72)의 주변에는 상기 가드링(GD)을 형성하기 위한 제3 활성영역이 한정된다. 상기 제1
및 제2 활성영역들(71, 72) 상에 게이트 산화막(도시하지 않음)을 형성한다. 상기 게이트 산화막을 포함하는 반도체
기판의 전면에 게이트 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 이어서, 상기 게이트 도전막을 패터닝하여
상기 제1 활성영역(71)의 상부를 가로지르는 적어도 하나의 제1 게이트(73,74,75,76)를 형성함과 동시에, 상기 제2
활성영역(72)의 상부를 가로지르는 적어도 하나의 제2 게이트(73',74',75',76')를 형성한다. 상기 제1 게이트(73,74,7
5,76) 및 상기 제2 게이트(73',74',75',76')는 모두 상기 제1 및 제2 활성영역들(71,72)이 배열된 방향과 평행한 방향
으로 형성된다.
계속해서, 상기 제1 및 제2 게이트들(73,74,75,76,73',74',75',76') 및 상기 소자분리막(FOX)를 이온주입 마스크들로
사용하여 상기 제1 및 제2 활성영역(71,72)에 N형의 불순물 이온들을 주입한다. 이에 따라, 상기 제1 활성영역(71)에
N형의 소오스/드레인 영역들(S1,S2,S3,D1,D2)이 형성됨과 동시에, 상기 제2 활성영역(72)에 N형의 소오스/드레인
영역들(S4,S5,D3,D4,D5)이 형성된다. 다음에, 상기 제3 활성영역에 P형의 불순물 이온을 주입하여 P형의 가드링(G
D)을 형성한다. 그 결과, 상기 제1 활성영역(71)에 제1 엔모스 트랜지스터(N1)가 형성되고, 상기 제2 활성영역(72)에
제2 엔모스 트랜지스터(N2)가 형성된다.
상기 제1 및 제2 엔모스 트랜지스터들(N1,N2)이 형성된 결과물 전면에 층간절연막(도시하지 않음)을 형성하고, 상기
층간절연막 상에 금속막과 같은 도전막으로 이루어진 배선들(77,78,79,80,81,82,83)을 형성한다. 여기서, 상기 배선
들(77,78)은 상기 층간절연막을 관통하는 콘택홀들을 통하여 상기 제1 엔모스 트랜지스터(N1)의 드레인 영역들(D1,
D2)과 전기적으로 접속된다. 또한, 상기 배선 들(79,80)은 상기 층간절연막을 관통하는 콘택홀들을 통하여 상기 제2
엔모스 트랜지스터(N2)의 소오스 영역들(S4,S5) 및 상기 가드링(GD)과 접속된다. 이에 더하여, 상기 배선들(81,82,8
3)은 상기 제1 엔모스 트랜지스터(N1)의 소오스 영역들(S1,S2,S3)과 상기 제2 엔모스 트랜지스터(N2)의 드레인 영
역들(D3,D4,D5)과 접속된다. 이러한 제조과정은 기존의 씨모오스(CMOS) 제조공정을 그대로 이용하여 진행되기 때
문에, 전술한 제5A도 내지 제5B도 또는 제6A도 내지 제6B도의 경우와 같이 추가적인 마스크 공정 또는 추가적인 이
온 주입 공정이 필요하지 않다.
제7도 내지 제9도에 보인 구조에서는 제11A도에서와 같이 패드(PAD)에 연결된 엔모오스트랜지스터(N1)의 게이트
는 전원전압(VDD)에 연결하고 접지전압에 연결된 엔모오스 트랜지스터(N2)의 게이트를 제어회로의 출력(NG)에 연
결시킨 경우였으나, 제11B도 및 제11C도에 보인 바와 같이, 2개의 엔모오스 트랜지스터를 패드(PAD)와 접지전압(G
ND)사이에 직렬로 연결시킨 상태에서 그들의 게이트 접속 형태를 다르게 변형할 수 있다. 예컨대, 제11B도에 보인
바와 같이, 제어회로의 출력(NG)에 2개의 게이트를 공통으로 접속시키거나, 제11C도에 보인 바와 같이, 제어회로로
부터 인가되는 서로 다른 출력(NG1,NG2)에 각각 게이트를 접속시킨다.
또한, 전술한 제11A도 내지 제11C도의 연결 구조들은 엔모오스 트랜지스터를 이용한 패드(PAD)와 접지전압(GND)
사이의 정전 방전을 위한 것으로 설명되었으나, 제12A도 내지 제12C도에 보인 바와 같이, 패드(PAD)와 전원전압(V
DD)사이에서의 정전 방전 기능을 수행하기 위한 실시예도 가능하다. 즉, 제8도의 평면도에 대응하여 설명하면, 제8
도의 폴리실리콘 게이트(73,74,75,76,73',74',75',76')는, 제어회 로의 출력(PG) 및 Vss(또는 Vref; 기준전압)에 각각
연결되거나(제12A도), 제어회로의 출력(PG)에 공통으로 연결되거나(제12B도), 제어회로의 출력(PG1,PG2)에 각각
연결된다(제12C도).
또한, 전술한 본 발명의 실시예에서는 모스 트랜지스터들의 게이트가 자가 규화 공법에 의해 형성된 경우였으나, 이
중구조의 소오스와 드레인을 서로 분리된 확산영역에 형성함에 따라 수평 바이폴라 트랜지스터의 발생을 차단하는
효과가 있기 때문에 자가 규화 공법에 의해 형성된 게이트를 가지지 않은 경우에도 ESD특성을 향상시키기 위하여 본
발명이 적용될 수 있음을 이해하여야 한다.
발명의 효과
상술한 바와 같이, 본 발명은 직렬연결된 출력회로의 모오스 트랜지스터들의 확산영역을 서로 분리시킴에 의해 ESD
특성 저하의 주요인이 되는 수평 기생 바이폴라 트랜지스터의 형성을 제거하는 효과가 있다. 또한, 본 발명은, 추가적
인 마스크공정을 사용하지 않고도 ESD 특성이 개선된 반도체 장치를 제공하는 이점이 있다.
(57) 청구의 범위
청구항 1.
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반도체기판에 일 방향을 따라 배열되고 서로 분리된(separated) 제1 및 제2 활성영역;
상기 제1 활성영역에 형성되고 적어도 하나의 제1 게이트를 갖되, 상기 제1 게이트는 상기 일 방향과 평행하도록 배
치된 제1 트랜지스터;
상기 제2 활성영역에 형성되고 적어도 하나의 제2 게이트를 갖되, 상기 제2 게이트는 상기 일 방향과 평행하도록 배
치된 제2 트랜지스터;
상기 제1 트랜지스터의 드레인과 접속된 제1 터미널;
상기 제2 트랜지스터의 소오스와 접속된 제2 터미널; 및
상기 제1 트랜지스터의 소오스 및 상기 제2 트랜지스터의 드레인을 전기적으로 접속시키는 도전층을 포함하는 반도
체 장치의 정전하 방전회로 구조체.
청구항 2.
제 1 항에 있어서,
상기 제1 활성영역 및 상기 제2 활성영역 사이에 개재되고 상기 제1 및 제2 활성영역의 주변에 배치된 가드링(guard
ring)을 더 포함하되, 상기 가드링은 상기 제1 및 제2 트랜지스터들의 소오스/드레인과 다른 도전형을 갖고 상기 제2
터미널과 접속되는 것을 특징으로 하는 반도체 장치의 정전하 방전회로 구조체.
청구항 3.
제 1 항에 있어서,
상기 제1 터미널은 입출력 패드(I/O pad)이고 상기 제2 터미널은 접지단자(ground terminal)임을 특징으로 하는 반
도체 장치.
청구항 4.
제 1 항에 있어서,
상기 제1 터미널은 전원단자(power source terminal)이고 상기 제2 터미널은 입출력 패드임을 특징으로 하는 반도
체 장치.
청구항 5.
제 1 항에 있어서,
상기 제1 및 제2 게이트들은 각각 전원단자 및 소정의 내부신호선과 접속됨을 특징으로 하는 반도체 장치.
청구항 6.
제 1 항에 있어서,
상기 제1 및 제2 게이트들은 각각 소정의 내부신호선 및 기준전압선과 접속됨을 특징으로 하는 반도체 장치.
청구항 7.
제 1 항에 있어서,
상기 제1 및 제2 게이트들은 소정의 내부신호선에 공통으로 접속됨을 특징으로 하는 반도체 장치.
청구항 8.
제 1 항에 있어서,
상기 제1 및 제2 게이트들은 각각 제1 및 제2 내부신호선에 접속됨을 특징으로 하는 반도체 장치.
도면
도면1a
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도면1b
도면1c
도면2a
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도면2b
도면3
도면4a
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도면4b
도면4c
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도면4d
도면4e
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도면4f
도면5a
도면5b
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도면6a
도면6b
도면7
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도면8
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도면9
도면10
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도면11a
도면11b
도면11c
도면12a
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도면12b
도면12c