나노-갭 전극 및 이를 제조하기 위한 방법들(NANO-GAP ELECTRODE AND METHODS FOR MANUFACTURING SAME)

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2016-0086320
(43) 공개일자 2016년07월19일
(51) 국제특허분류(Int. Cl.)
G01N 33/487 (2006.01) C12Q 1/68 (2006.01)
H01L 29/06 (2006.01) H01L 29/41 (2006.01)
(52) CPC특허분류
G01N 33/48721 (2013.01)
C12Q 1/6869 (2013.01)
(21) 출원번호 10-2016-7008057
(22) 출원일자(국제) 2014년08월26일
심사청구일자 없음
(85) 번역문제출일자 2016년03월25일
(86) 국제출원번호 PCT/IB2014/002143
(87) 국제공개번호 WO 2015/028886
국제공개일자 2015년03월05일
(30) 우선권주장
JP-P-2013-176132 2013년08월27일 일본(JP)
JP-P-2013-177051 2013년08월28일 일본(JP)
(71) 출원인
퀀텀 바이오시스템즈 가부시키가이샤
일본 도쿄 추오쿠 니혼바시혼쵸 2-3-11 (우:
103-0023)
(72) 발명자
이케다, 슈지
일본 532-001 오사카 요도가와구 니시-나카지마
7-14-35 오사카야 노스 빌딩 5 룸 601
올덤, 마크
미국 94062 캘리포니아 에메랄드 힐스 글렌미어
웨이 738
노르드만, 에릭
미국 94301-4022 캘리포니아 팔로 알토 미드필드
로드 2150
(74) 대리인
특허법인 남앤드남
전체 청구항 수 : 총 69 항
(54) 발명의 명칭 나노-갭 전극 및 이를 제조하기 위한 방법들
(57) 요 약
본 개시는 나노-갭 전극을 형성하기 위한 방법을 제공한다. 일부 경우들에서, 측벽의 막 두께에 의해 조절되는
폭을 가진 나노-갭은 제 1 전극-형성 부분과 제 2 전극-형성 부분 사이에, 마스크로서 제 1 전극-형성 부분과 콘
택하는 측벽을 사용하여 형성될 수 있다. 그 다음 제 1 전극-형성 부분, 측벽 및 제 2 전극-형성 부분의 표면들
이 노출될 수 있다. 그 다음 측벽은 제 1 전극-형성 부분과 제 2 전극-형성 부분 사이에 나노-갭을 형성하도록
제거될 수 있다.
대 표 도 - 도1
공개특허 10-2016-0086320
- 1 -
(52) CPC특허분류
H01L 29/0669 (2013.01)
H01L 29/413 (2013.01)
C12Q 2565/607 (2013.01)
공개특허 10-2016-0086320
- 2 -
명 세 서
청구범위
청구항 1
적어도 하나의 나노-갭(nano-gap)을 가진 센서를 제조하기 위한 방법으로서,
(a) 기판에 인접하게 제 1 전극-형성 부분을, 상기 제 1 전극-형성 부분에 인접하게 측벽을, 그리고 상기 측벽
에 인접하게 제 2 전극-형성 부분을 제공하는 단계;
(b) 상기 측벽을 제거하여, 상기 제 1 전극-형성 부분과 상기 제 2 전극-형성 부분 사이에 나노-갭을 형성하는
단계; 및
(c) 타겟 종(target species)이 전극들 사이에 배치될 때 상기 나노-갭을 횡단하는 전류를 검출하는 상기 전극
들로서 사용하기 위하여 상기 제 1 전극-형성 부분 및 상기 제 2 전극-형성 부분을 준비하는 단계
를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 2
제 1 항에 있어서,
상기 전극들로서 사용하기 위하여 상기 제 1 전극-형성 부분 및 상기 제 2 전극-형성 부분을 준비하는 단계는
상기 제 1 전극-형성 부분 및 상기 제 2 전극-형성 부분 중 적어도 일부를 제거하여 상기 전극들을 제공하는 단
계를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 3
제 1 항에 있어서,
상기 제 1 전극-형성 부분 및/또는 상기 제 2 전극-형성 부분은 금속 질화물로 형성되는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 4
제 3 항에 있어서,
상기 제 1 전극-형성 부분 및/또는 상기 제 2 전극-형성 부분은 티타늄 질화물로 형성되는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 5
제 1 항에 있어서,
상기 기판은 반도체 층에 인접한 반도체 산화물 층을 포함하는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 6
제 5 항에 있어서,
상기 반도체는 실리콘인,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
공개특허 10-2016-0086320
- 3 -
청구항 7
제 1 항에 있어서,
상기 측벽은 약 2 나노미터 또는 그 미만의 폭을 가지는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 8
제 7 항에 있어서,
상기 폭은 약 1 나노미터 또는 그 미만인,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 9
제 8 항에 있어서,
상기 폭은 약 0.5 나노미터보다 큰,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 10
제 1 항에 있어서,
상기 타겟 종은 핵산 분자이고, 상기 측벽은 상기 핵산 분자의 직경보다 작은 폭을 가지는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 11
제 1 항에 있어서,
상기 (c) 단계 이전에, 상기 제 1 전극-형성 부분, 상기 측벽 및 상기 제 2 전극-형성 부분의 표면들을 노출시
키는 단계를 더 포함하는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 12
제 1 항에 있어서,
상기 (b) 단계 이전에, 상기 제 1 전극-형성 부분과 상기 제 2 전극-형성 부분 사이의 상기 측벽의 단면이 사각
형 형상을 가지도록 상기 측벽의 일부를 제거하는 단계를 더 포함하는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 13
제 1 항에 있어서,
상기 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함하는,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
청구항 14
제 13 항에 있어서,
상기 채널은 커버된 채널인,
적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법.
공개특허 10-2016-0086320
- 4 -
청구항 15
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법으로서,
(a) 기판에 인접한 전극-형성 부분상에 갭을 가로질러 서로 대향되는 측면 벽들을 가진 갭-형성 마스크를 배치
하는 단계 ― 상기 갭은 제 1 폭을 가짐 ―;
(b) 상기 갭-형성 마스크의 상기 측면 벽들 상에 측벽들을 형성하는 단계 ― 상기 전극-형성 부분은 상기 측벽
들 사이에서 노출됨 ―;
(c) 상기 측벽들 사이에서 노출된 상기 전극-형성 부분의 일부를 제거하여 상기 측벽들 사이에 나노-갭을 형성
하는 단계 ― 상기 나노-갭은 상기 제 1 폭보다 작은 제 2 폭을 가짐 ―;
(d) 상기 측벽들을 제거하여 상기 나노-갭에 의해 분리된 상기 전극-형성 부분의 부분들을 노출시키는 단계; 및
(e) 타겟 종이 전극들 사이에 배치될 때 상기 나노-갭을 횡단하는 전류를 검출하는 상기 전극들로서 사용하기
위하여 상기 전극-형성 부분의 부분들을 준비하는 단계
를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 16
제 15 항에 있어서,
상기 전극들로서 사용하기 위하여 상기 전극-형성 부분의 부분들을 준비하는 단계는 상기 전극-형성 부분의 부
분들을 제거하여 상기 전극들을 제공하는 단계를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 17
제 15 항에 있어서,
상기 기판은 반도체 층에 인접한 반도체 산화물 층을 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 18
제 17 항에 있어서,
상기 반도체는 실리콘인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 19
제 15 항에 있어서,
상기 제 2 폭은 약 2 나노미터 또는 그 미만인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 20
제 19 항에 있어서,
상기 제 2 폭은 약 1 나노미터 또는 그 미만인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 21
제 20 항에 있어서,
공개특허 10-2016-0086320
- 5 -
상기 제 2 폭은 약 0.5 나노미터보다 큰,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 22
제 15 항에 있어서,
상기 타겟 종은 핵산 분자이고, 그리고 상기 제 2 폭은 상기 핵산 분자의 직경보다 작은,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 23
제 15 항에 있어서,
상기 갭-형성 마스크 및 상기 측벽들은 상이한 재료들로 형성되는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 24
제 15 항에 있어서,
상기 나노-갭을 횡단하는(intersecting) 채널을 형성하는 단계를 더 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 25
제 24 항에 있어서,
상기 채널은 커버된 채널인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 26
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법으로서,
(a) 측벽을 포함하는 마스크를 제공하는 단계 ― 상기 측벽은 기판에 인접한 전극-형성 부분에 인접하게 배치됨
―;
(b) 상기 측벽을 제거하여 상기 마스크에 갭을 형성하는 단계 ― 상기 갭은 상기 전극-형성 부분의 일부를 노출
시킴 ―;
(c) 상기 전극-형성 부분의 부분을 제거하여 나노-갭을 형성하는 단계;
(d) 상기 마스크를 제거하여 상기 나노-갭에 의해 분리된 상기 전극-형성 부분의 부분들을 노출시키는 단계; 및
(e) 타겟 종이 전극들 사이에 배치될 때 상기 나노-갭을 횡단하는 전류를 검출하는 상기 전극들로서 사용하기
위하여 상기 전극-형성 부분의 부분들을 준비하는 단계
를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 27
제 26 항에 있어서,
상기 전극들로서 사용하기 위하여 상기 전극-형성 부분의 부분들을 준비하는 단계는 상기 전극-형성 부분의 부
분들을 제거하여 상기 전극들을 제공하는 단계를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
공개특허 10-2016-0086320
- 6 -
청구항 28
제 26 항에 있어서,
(a) 단계는 (ⅰ) 상기 전극-형성 부분에 인접하게 배치된 제 1 마스크의 측면 벽 상에 측벽을 제공하는 단계,
(ⅱ) 상기 제 1 마스크를 제거하는 단계, 및 (ⅲ) 상기 측벽에 인접하게 제 2 마스크를 형성하는 단계를 포함하
고, 상기 마스크는 상기 제 2 마스크의 적어도 일부를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 29
제 28 항에 있어서,
상기 제 1 마스크를 제거하는 단계는 상기 전극-형성 부분을 노출시키는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 30
제 28 항에 있어서,
상기 제 2 마스크는 상기 측벽을 커버하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 31
제 28 항에 있어서,
상기 제 1 마스크를 제거한 후, 상기 측벽은 약 2 나노미터 또는 그 미만의 폭을 가진 독립형(free-standing)
측벽인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 32
제 26 항에 있어서,
(a) 단계는 (ⅰ) 상기 전극-형성 부분에 인접하게 배치된 상기 제 1 마스크의 측면 벽 상에 상기 측벽을 제공하
는 단계, (ⅱ) 상기 측벽에 인접하게 제 2 마스크를 형성하는 단계, 및 (ⅲ) 상기 제 2 마스크를 에칭하는 단계
를 포함하고, 상기 마스크는 상기 제 1 마스크 및 상기 제 2 마스크의 적어도 일부를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 33
제 32 항에 있어서,
상기 측벽에 인접하게 상기 제 2 마스크를 형성하는 단계는 상기 제 2 마스크가 상기 제 1 마스크 및 상기 측벽
을 커버하는 단계를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 34
제 32 항에 있어서,
상기 제 2 마스크를 에칭하는 단계는 상기 제 1 마스크 및/또는 상기 측벽을 에칭하는 단계를 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 35
제 26 항에 있어서,
공개특허 10-2016-0086320
- 7 -
상기 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 36
제 35 항에 있어서,
상기 채널은 커버된 채널인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 37
제 26 항에 있어서,
상기 기판은 반도체 층에 인접한 반도체 산화물 층을 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 38
제 37 항에 있어서,
상기 반도체는 실리콘인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 39
제 26 항에 있어서,
(a) 단계는 상기 측벽을 형성하기 위해, 측-벽 형성 층을 제공하는 단계 및 측-벽 형성 층을 에칭하는 단계를
더 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 40
제 26 항에 있어서,
상기 나노-갭은 약 2 나노미터 또는 그 미만의 폭을 가지는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 41
제 40 항에 있어서,
상기 폭은 약 1 나노미터 또는 그 미만인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 42
제 41 항에 있어서,
상기 폭은 약 0.5 나노미터보다 큰,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 43
제 26 항에 있어서,
상기 타겟 종은 핵산 분자이고, 상기 측벽은 상기 핵산 분자의 직경보다 작은 폭을 가지는,
공개특허 10-2016-0086320
- 8 -
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 44
제 26 항에 있어서,
상기 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함하는,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 45
제 44 항에 있어서,
상기 채널은 커버된 채널인,
적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법.
청구항 46
나노-갭 전극 센서를 제조하는 방법으로서,
(a) 제 2 재료를 가진 전극-형성 부분 상에 제 1 재료를 가진 막을 제공하는 단계 ― 상기 전극-형성 부분은 기
판에 인접하게 배치됨 ―;
(b) 상기 제 1 재료 및 상기 제 2 재료를 반응시키도록 상기 막을 가열하여, 부피 팽창되고 서로 대향되는 2개
의 전극 부분들을 형성하는 단계 ― 상기 전극 부분들의 각각은 측벽을 가짐 ―;
(c) 부피 팽창에 의해 전극 부분들의 측벽들이 서로를 향해 움직이게 하여, 상기 전극 부분들 사이에 나노-갭을
형성하는 단계; 및
(d) 타겟 종이 전극들 사이에 배치될 때 상기 나노-갭을 횡단하는 전류를 검출하는 상기 전극들로서 사용하기
위하여 상기 전극 부분들을 준비하는 단계
를 포함하는,
나노-갭 전극 센서를 제조하는 방법.
청구항 47
제 46 항에 있어서,
상기 전극들로서 사용하기 위하여 상기 전극 부분들을 준비하는 단계는 상기 전극 부분들의 적어도 일부를 제거
하여 상기 전극들을 제공하는 단계를 포함하는,
나노-갭 전극 센서를 제조하는 방법.
청구항 48
제 46 항에 있어서,
(a) 단계는 (ⅰ) 상기 전극-형성 부분의 폭에 따르게 선택된 마스크를 형성하는 단계, (ⅱ) 상기 전극-형성 부
분상에 막을 형성하는 단계를 포함하는,
나노-갭 전극 센서를 제조하는 방법.
청구항 49
제 48 항에 있어서,
2개의 전극 부분들을 형성할 때, 반응으로부터 발생하는 부피 팽창에 의해 상기 상기 2개의 전극 부분들이 마스
크 내로 침투하여, 상기 전극 부분들의 측벽들이 서로를 향해 움직이게 되는,
나노-갭 전극 센서를 제조하는 방법.
공개특허 10-2016-0086320
- 9 -
청구항 50
제 49 항에 있어서,
상기 마스크 및 상기 마스크의 하부 구역에 남아있는 상기 전극 부분들의 반응되지 않은 부분(들)을 제거하여,
상기 전극 부분들 사이에 나노-갭을 형성하는 단계를 더 포함하는,
나노-갭 전극 센서를 제조하는 방법.
청구항 51
제 46 항에 있어서,
상기 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함하는,
나노-갭 전극 센서를 제조하는 방법.
청구항 52
제 51 항에 있어서,
상기 채널은 커버된 채널인,
나노-갭 전극 센서를 제조하는 방법.
청구항 53
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법으로서,
(a) 기판에 인접하게 2개의 전극-형성 부분들을 제공하는 단계 ― 상기 전극-형성 부분들은 제 1 폭을 가진 갭
을 가로질러 서로 대향하여 배치됨 ―;
(b) 상기 전극-형성 부분들 상에 화합물-생성 층의 막을 형성하는 단계;
(c) 반응에 의해 부피 팽창된 적어도 하나의 전극 부분을 형성하기 위하여 상기 화합물-생성 층과 상기 전극-형
성 부분들 중 적어도 하나 사이의 반응을 가능하게 하는 열 처리를 수행하여, 상기 제 1 폭보다 작은 제 2 폭을
가진 나노-갭을 형성하도록, 부피 팽창에 의해 상기 전극-형성 부분들의 측벽들이 서로를 향해 움직이게 하는
단계; 및
(d) 타겟 종이 전극들 사이에 배치될 때 상기 나노-갭을 횡단하는 전류를 검출하는 상기 전극들로서 사용하기
위하여 상기 전극-형성 부분들을 준비하는 단계
를 포함하는,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 54
제 53 항에 있어서,
상기 전극들로서 사용하기 위하여 상기 전극-형성 부분들을 준비하는 단계는 상기 전극-형성 부분의 부분들을
제거하여 상기 전극들을 제공하는 단계를 포함하는,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 55
제 53 항에 있어서,
상기 화합물-생성 층은 실리사이드(silicide)-생성 층이고, (c) 단계는 상기 반응 동안 상기 전극-형성 부분들
의 실리사이드화를 포함하고, 그리고 상기 전극-형성 부분들은 상기 실리사이드화 동안 부피 팽창하는,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 56
공개특허 10-2016-0086320
- 10 -
제 53 항에 있어서,
상기 제 2 폭은 약 2 나노미터 또는 그 미만인,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 57
제 56 항에 있어서,
상기 제 2 폭은 약 1 나노미터 또는 그 미만인,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 58
제 57 항에 있어서,
상기 제 2 폭은 약 0.5 나노미터보다 큰,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 59
제 53 항에 있어서,
상기 타겟 종은 핵산 분자이고, 그리고 상기 제 2 폭은 상기 핵산 분자의 직경보다 작은,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 60
제 53 항에 있어서,
(c) 단계는 상기 전극-형성 부분들 둘 다와 상기 화합물-생성 층 사이에서의 반응을 포함하는,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 61
제 53 항에 있어서,
(c) 단계는 상기 전극-형성 부분들 중 단지 하나와 상기 화합물-생성 층 사이의 반응을 포함하는,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 62
제 53 항에 있어서,
상기 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함하는,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 63
제 62 항에 있어서,
상기 채널은 커버된 채널인,
적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법.
청구항 64
나노-갭 전극 센서로서,
상기 나노-갭 전극 센서는 기판상의 나노-갭을 가로질러 대향하여 배치된 적어도 2개의 전극 부분들을
공개특허 10-2016-0086320
- 11 -
포함하고, 상기 전극 부분들의 대향된 측벽들은 점진적으로 서로 더 가깝게 되고 상기 측벽들 사이의 폭은 점진
적으로 좁아지고, 그리고 상기 전극들은, 타겟 종이 전극들 사이에 배치될 때 상기 나노-갭을 횡단하는 전류를
검출하도록 적응되는,
나노-갭 전극 센서.
청구항 65
제 64 항에 있어서,
상기 전극 부분들은 금속 실리사이드로 형성되는,
나노-갭 전극 센서.
청구항 66
제 64 항 또는 제 65 항에 있어서,
상기 나노-갭은, 상기 나노-갭이 기판에 접근할 때 상기 전극 부분들의 측벽들 사이의 거리가 점진적으로 넓어
지는 트레일링(trailing) 곡선 형상으로 형성되는,
나노-갭 전극 센서.
청구항 67
제 64 항 또는 제 65 항에 있어서,
상기 측벽들은 상기 기판과 콘택하는 외측으로 팽창하는 부분들을 포함하는,
나노-갭 전극 센서.
청구항 68
제 64 항에 있어서,
상기 나노-갭을 횡단하고 상기 나노-갭을 유체 연통하는 채널을 더 포함하는,
나노-갭 전극 센서.
청구항 69
제 68 항에 있어서,
상기 채널은 커버된 채널인,
나노-갭 전극 센서.
발명의 설명
기 술 분 야
[0001] 본 출원은 2013년 8월 27일 출원된 일본 특허 출원 번호 JP 2013-176132, 및 2013년 8월 28일 출원된[0001]
JP 2013-177051에 대한 우선권을 주장하고, 이 출원들 각각은 전체가 인용에 의해 본원에 포함된다.
배 경 기 술
[0002] 최근에, 나노스케일(nanoscale) 갭이 대향되는 전극들 사이에 형성되는 전극 구조(이후 나노-갭 전극으[0002]
로 지칭됨)가 관심 집중되었다. 따라서, 나노-갭 전극들을 사용하는 전자 디바이스들, 바이오디바이스
(biodevice)들 등에 대해 활발한 연구가 수행되고 있다. 예컨대, 나노-갭 전극을 활용하는 DNA의 뉴클레오티드
(nucleotide) 시퀀스를 분석하기 위한 분석 장치가 바이오디바이스들 분야에서 고려되었다(예컨대,
WO2011/108540 참조).
[0003] 이런 분석 장치에서, 싱글-스트랜디드(single-stranded) DNA는 나노-갭 전극의 전극들 사이의 나노스케[0003]
일 (중공) 갭(이후 나노-갭으로 지칭됨)을 거쳐 통과된다. 전극들을 통해 흐르는 전류는, 싱글-스트랜디드 DNA
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의 염기(base)들이 전극들 사이의 나노-갭을 거쳐 통과할 때 측정될 수 있고, 이에 의해 싱글-스트랜디드 DNA를
구성하는 염기들이 현재 값들에 기초하여 결정되게 된다.
[0004] 상기 언급된 그런 분석 장치에서, 전류의 검출가능 값은, 나노-갭 전극의 전극들 사이의 거리가 증가하[0004]
는 경우 감소한다. 이것은 높은 감도로 샘플들을 분석하는 것을 어렵게 한다. 따라서, 전극들 사이의 나노-갭
이 작은 사이즈로 형성되는 것이 원해진다.
[0005] 나노-갭 전극을 제조하기 위한 기존 방법들은, 금 등으로 만들어진 전극 형성 층 상에 형성된, 티타늄[0005]
마스크 같은 금속 마스크가 포커싱된 이온 빔으로 마스크를 조사함으로써 패터닝되고; 이런 패터닝된 금속 마스
크를 통해 노출된 아래 놓인 전극 층이 건식-에칭될 수 있고, 나노-갭이 전극 층으로부터 형성될 수 있고, 이에
의해 나노-갭 전극이 형성되는 방법을 포함한다(예컨대, 일본 특허 공개 번호 2004-247203 참조).
[0006] 상기 설명된 바와 같은 나노-갭 전극을 제조하기 위한 그런 방법에서, 패터닝된 금속 마스크로 커버되지[0006]
않은 노출된 전극 층은 전극 층의 나노-갭으로서 역할을 하는 갭을 형성하도록 건식-에칭된다. 따라서 전극 층
에 형성된 갭(마스크 폭 갭)의 최소 폭은 금속 마스크가 패터닝될 수 있는 가장 작은 폭이다. 그러므로 그 방
법은, 표준 리소그래픽 방법들을 사용하여 그 폭보다 작은 나노-갭(종래의 나노-갭)을 형성하는 것이 어렵다는
점에서 문제를 가진다. 따라서, 최근에, 종래의 나노-갭과 동일한 폭의 나노-갭뿐 아니라, 종래의 나노-갭보다
훨씬 작은 나노-갭을 형성할 수 있는 새로운 제조 방법의 개발을 위한 욕구가 있어왔다.
[0007] 따라서, 본 발명의 목적은 종래의 나노-갭과 동일한 폭의 나노-갭뿐 아니라, 종래의 나노-갭보다 폭이[0007]
훨씬 더 작은 나노-갭을 형성할 수 있는 나노-갭 전극을 제조하기 위한 방법을 설명하는 것이다.
[0008] 본 발명은 나노-갭 전극 및 나노-갭 전극을 제조하는 방법에 관한 것이다.[0008]
[0009] 포커싱된 이온 빔, e-빔 및 나노-임프린트(imprint) 기술들은 20 나노미터(nm), 잠재적으로 적어도 10[0009]
nm인 폭들 및 깊이들을 가질 수 있는 나노채널들을 생성하는데 유용한 것으로서 설명되었다. 채널 폭이 더블
(double) 스트랜디드 DNA에 대한 회전 반경보다 작은 시스템들이 설명되었지만; 싱글 스트랜디드 DNA의 회전 반
경보다 작은 것과 같이 충분히 작은 폭을 가진 시스템들 및 방법들은 설명되지 않았다.
[0010] 나노갭 구조들로의 샘플 생체분자들에 의한 액세스를 허용할 만큼 충분히 작은 치수들을 가진 나노채널[0010]
들에 대한 필요가 존재하고, 이는 또한 잠재적으로 이차 구조가 생체분자의 상이한 부분들 사이에 형성되는 것
을 방지하면서, 보다 높은 퍼센티지의 생체분자들의 문의(interrogation)를 허용한다.
[0011] 상기 설명된 바와 같이 나노-갭 전극을 제조하기 위한 그런 방법에서, 그러나, 패터닝된 금속 마스크로[0011]
커버되지 않은 노출된 전극 층은 전극 층의 나노-갭으로서 역할을 하는 갭을 형성하도록 건식-에칭될 수 있다.
따라서, 전극 층에 형성된 갭의 최소 폭(마스크 갭의 폭에 대응함)은, 금속 마스크가 패터닝될 수 있는 최소 폭
이다. 그러므로 이 방법은, 금속 마스크 상에 형성될 수 있는 가장 작은 피처의 폭보다 작은 나노-갭을 형성하
는 것이 어렵다는 점에서 문제를 가진다.
발명의 내용
[0012] 본 개시는 나노-갭 전극들 및 나노채널 시스템들에 대한 디바이스들, 시스템들 및 방법들을 제공한다.[0012]
본원에 제공된 방법들은 현재 이용 가능한 다른 방법들을 사용하여 형성된 갭보다 작은 나노-갭을 가진 나노-갭
전극을 형성하기 위하여 사용될 수 있다.
[0013] 일부 실시예들에서, 나노-갭 전극을 제조하는 방법은 마스크로서 전극-형성 부분 상에 배치된 측벽을 사[0013]
용하는 단계, 및 전극-형성 부분상 측벽의 막 두께에 의해 조절된 폭을 가진 나노-갭을 형성하는 단계를 포함한
다.
[0014] 다른 실시예들에서, 나노-갭 전극을 제조하는 방법은 기판상에 형성된 제 1 전극-형성 부분의 측면 벽[0014]
(lateral wall)상에 측벽(sidewall)을 형성하는 단계, 및 그 다음, 측벽 상에 인접하도록 제 2 전극-형성 부분
을 형성하여, 제 1 전극-형성 부분과 제 2 전극-형성 부분 사이에 측벽을 배치하는 단계; 및 제 1 전극-형성 부
분, 측벽 및 제 2 전극-형성 부분의 표면들을 노출시키는 단계 및 측벽을 제거하여, 제 1 전극-형성 부분과 제
2 전극-형성 부분 사이에 나노-갭을 형성하는 단계를 포함한다.
[0015] 부가적인 실시예들에서 나노-갭 전극을 제조하는 방법은 전극-형성 부분 상 갭을 가로질러 서로 대향되[0015]
는 측면 벽들을 가진 갭-형성 마스크를 배치하는 단계; 갭-형성 마스크의 측면 벽들의 둘 다 상에 측벽들을 형
성하는 단계, 및 측벽들 사이의 전극-형성 부분을 노출시키는 단계; 및 측벽들 사이에 나노-갭을 형성하기 위하
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여 측벽들 사이의 노출된 전극-형성 부분을 제거하는 단계를 포함한다.
[0016] 추가 실시예들에서 나노-갭 전극을 제조하는 방법은 갭으로부터 전극-형성 부분을 노출시키기 위하여 갭[0016]
-형성 마스크에 제공된 측벽들을 제거하여 갭-형성 마스크에 갭을 형성하는 단계; 및 갭으로부터 노출된 전극-
형성 부분을 제거하, 갭 내에 나노-갭을 형성하는 단계를 포함한다.
[0017] 다른 실시예들에서 나노-갭 전극을 제조하는 방법은 전극-형성 부분 상에 배치된 측벽-형성 마스크의 측[0017]
면 벽 상에 측벽을 형성하는 단계, 및 그 다음 수직으로 측벽을 만들도록 측벽-형성 마스크를 제거하는 단계;
측벽을 둘러싸도록 갭-형성 마스크를 형성하는 단계; 측벽을 제거하여 갭-형성 마스크에 갭을 형성하는 단계,
및 갭으로부터 전극-형성 부분을 노출시키는 단계; 및 갭으로부터 노출된 전극-형성 부분을 제거하여 갭 내에
나노-갭을 형성하는 단계를 포함한다.
[0018] 추가 실시예들에서, 나노-갭 전극을 제조하는 방법은 전극-형성 부분 상에 배치된 제 1 갭-형성 마스크[0018]
의 측면 벽 상에 측벽을 형성하는 단계, 및 그 다음 측벽에 인접하도록 제 2 갭-형성 마스크를 형성하여, 제 1
갭-형성 마스크 및 제 2 갭-형성 마스크 사이에 측벽을 배치하는 단계; 제 1 갭-형성 마스크, 측벽 및 제 2 갭-
형성 마스크의 표면들을 노출시키는 단계 및 측벽을 제거하여, 제 1 갭-형성 마스크와 제 2 갭-형성 마스크 사
이에 갭을 형성하는 단계; 및 갭 내의 전극-형성 부분을 제거하여 갭 내에 나노-갭을 형성하는 단계를
포함한다.
[0019] 본 발명에 따라, 측벽의 막 두께에 의해 조절되는 폭을 가진 나노-갭을 형성하는 것이 가능하다. 결과[0019]
적으로, 종래의 나노-갭과 동일한 폭인 나노-갭뿐 아니라, 종래의 나노-갭보다 폭이 훨씬 더 작은 나노-갭을 형
성하는 것이 가능하다.
[0020] 본 발명의 양상에 따라, 나노-갭 전극을 제조하는 방법은: 대향하는 전극-형성 부분들 상에 화합물-생성[0020]
층의 막을 형성하는 단계, 및 그 다음 열 처리를 수행하는 단계; 전극-형성 부분들을 화합물-생성 층과 반응시
키는 단계; 반응에 의해 2개의 부피 팽창된(volumetrically expanded) 대향되는 전극들을 형성하는 단계; 및 부
피 팽창에 의해 전극들의 측벽들을 서로에 더 가깝게 하여, 전극들 사이에 나노-갭을 형성하는 단계를 포함할
수 있다.
[0021] 본 개시의 다른 양상에 따라, 나노-갭 전극을 제조하는 방법은:[0021]
기판상에 위치된 한 쌍의 대향하는 전극-형성 부분들 상에 특정 폭에 따르게 선택된 마스크를 형성하는 단계;[0022]
전극-형성 부분들 상에 화합물-생성 층의 막을 형성하는 단계;[0023]
서로 대향되고 반응으로부터 발생하는 부피 팽창에 의해 마스크 아래로 침투하는 2개의 전극들을 형성하기 위하[0024]
여 화합물-생성 층을 전극-형성 부분들과 반응시키도록 열 처리를 수행하여, 부피 팽창에 의해, 마스크의 폭보
다 전극들의 측벽들이 서로 더 가깝게 하는 단계; 및
마스크 및 이전에 마스크 아래 구역에 남아있는 전극-형성 부분들의 임의의 반응되지 않은 부분들을 제거하여,[0025]
전극들 사이에 나노-갭을 형성하는 단계를 포함한다.
[0022] 본 발명의 다른 양상에 따라, 나노-갭 전극을 제조하는 방법은:[0026]
기판상 갭을 가로질러 서로 대향하여 배치된 2개의 전극-형성 부분들을 형성하는 단계;[0027]
전극-형성 부분들 상에 화합물-생성 층의 막을 형성하는 단계; 및[0028]
전극-형성 부분들과 화합물-생성 층에 대한 반응이, 상기 반응에 의해 부피 팽창되고 서로 대향되는 2개의 전극[0029]
들을 형성하게 하도록 열 처리를 수행하여, 갭보다 작은 나노-갭을 형성하도록 전극 부분들의 측벽들이 부피 팽
창에 의해 서로 더 가깝게 되는 단계를 포함한다.
[0023] 다른 실시예에서, 전극들 사이의 갭은 전극들의 부피 팽창 양만큼 작게 될 수 있다. 결과적으로, 표준[0030]
리소그래픽 프로세싱에 의해 형성된 갭보다 훨씬 작은 나노-갭을 가지는 나노-갭 전극을 제공하고, 그리고 나노
-갭 전극을 제조하기 위한 방법을 제공하는 것이 가능하다.
[0024] 일부 실시예들에서, 나노갭 전극 구조의 형성에 유용한 것으로 본원에 설명된 것들과 같은 방법들은 e-[0031]
빔, 이온 빔 밀링, 또는 나노임프린트 리소그래피 같은 종래의 반도체 프로세스들을 사용하여 형성될 수 있는
것보다 작을 수 있는 나노 채널을 형성하는데 활용될 수 있다.
[0025] 본 개시의 양상은 적어도 하나의 나노-갭을 가진 센서를 제조하기 위한 방법을 제공하고, 상기 방법은[0032]
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(a) 기판에 인접하게 제 1 전극-형성 부분을, 제 1 전극-형성 부분에 인접하게 측벽을, 그리고 측벽에 인접하게
제 2 전극-형성 부분을 제공하는 단계; (b) 측벽을 제거하여, 제 1 전극-형성 부분과 제 2 전극-형성 부분 사이
에 나노-갭을 형성하는 단계; 및 (c) 타겟 종이 전극들 사이에 배치될 때 나노-갭을 횡단하는 전류를 검출하는
전극들로서 사용하기 위하여 제 1 전극-형성 부분 및 제 2 전극-형성 부분을 준비하는 단계를 포함한다. 실시
예에서, 전류는 터널링 전류이다.
[0026] 실시예에서, 전극들로서 사용하기 위하여 제 1 전극-형성 부분 및 제 2 전극-형성 부분을 준비하는 단계[0033]
는 제 1 전극-형성 부분 및 제 2 전극-형성 부분 중 적어도 일부를 제거하여 전극들을 제공하는 단계를 포함한
다. 다른 실시예에서, 제 1 및/또는 제 2 전극-형성 부분은 금속 질화물로 형성된다. 다른 실시예에서, 제 1
및/또는 제 2 전극-형성 부분은 티타늄 질화물로 형성된다. 다른 실시예에서, 기판은 반도체 층에 인접한 반도
체 산화물 층을 포함한다. 다른 실시예에서, 반도체는 실리콘이다.
[0027] 실시예에서, 측벽은 약 2 나노미터 또는 그 미만의 폭을 가진다. 다른 실시예에서, 폭은 약 1 나노미터[0034]
보다 작거나 같다. 다른 실시예에서, 폭은 약 0.5 나노미터보다 크다.
[0028] 실시예에서, 방법은 (c) 이전에, 제 1 전극-형성 부분, 측벽 및 제 2 전극-형성 부분의 표면들을 노출시[0035]
키는 단계를 더 포함한다.
[0029] 실시예에서, 방법은 (b) 이전에, 제 1 전극-형성 부분과 제 2 전극-형성 부분 사이의 측벽의 단면이 사[0036]
각형 형상을 가지도록 측벽의 일부를 제거하는 단계를 더 포함한다.
[0030] 실시예에서, 방법은 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함한다. 다른 실시예에서, 채널[0037]
은 커버된 채널이다.
[0031] 본 개시의 다른 양상은 적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법을 제공하고, 상기 방[0038]
법은 (a) 기판에 인접한 전극-형성 부분상 갭을 가로질러 서로 대향되는 측면 벽들을 가진 갭-형성 마스크를 배
치하는 단계 ― 상기 갭은 제 1 폭을 가짐 ―; (b) 갭-형성 마스크의 측면 벽들 상에 측벽들을 형성하는 단계
― 상기 전극-형성 부분은 측벽들 사이에서 노출됨 ―; (c) 측벽들 사이에서 노출된 전극-형성 부분의 일부를
제거하여 측벽들 사이에 나노-갭을 형성하는 단계 ― 나노-갭은 제 1 폭보다 작은 제 2 폭을 가짐 ―; (d) 측
벽들을 제거하여 나노-갭에 의해 분리된 전극-형성 부분의 부분들을 노출시키는 단계; 및 (e) 타겟 종이 전극들
사이에 배치될 때 나노-갭을 횡단하는 전류를 검출하는 전극들로서 사용하기 위하여 전극-형성 부분의 부분들을
준비하는 단계를 포함한다. 실시예에서, 전류는 터널링 전류이다.
[0032] 실시예에서, 전극들로서 사용하기 위하여 전극-형성 부분의 부분들을 준비하는 단계는 전극-형성 부분의[0039]
부분들을 제거하여 전극들을 제공하는 단계를 포함한다. 다른 실시예에서, 기판은 반도체 층에 인접한 반도체
산화물 층을 포함한다. 다른 실시예에서, 반도체는 실리콘이다.
[0033] 실시예에서, 제 2 폭은 약 2 나노미터보다 작거나 같다. 다른 실시예에서, 제 2 폭은 약 1 나노미터보[0040]
다 작거나 같다. 다른 실시예에서, 제 2 폭은 약 0.5 나노미터보다 크다.
[0034] 실시예에서, 타겟 종은 핵산 분자(nucleic acid molecule)이고, 그리고 제 2 폭은 핵산 분자의 직경보다[0041]
작다. 다른 실시예에서, 갭-형성 마스크 및 측벽들은 상이한 재료들로 형성된다.
[0035] 실시예에서, 방법은 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함한다. 다른 실시예에서, 채널[0042]
은 커버된 채널이다.
[0036] 본 개시의 다른 양상은 적어도 하나의 나노-갭을 가진 센서를 형성하기 위한 방법을 제공하고, 상기 방[0043]
법은 (a) 측벽을 포함하는 마스크를 제공하는 단계 ― 상기 측벽은 기판에 인접한 전극-형성 부분에 인접하게
배치됨 ―; (b) 측벽을 제거하여 마스크에 갭을 형성하는 단계 ― 갭은 전극-형성 부분의 일부를 노출시킴 ―;
(c) 전극-형성 부분의 부분을 제거하여 나노-갭을 형성하는 단계; (d) 마스크를 제거하여 나노-갭에 의해 분리
된 전극-형성 부분의 부분들을 노출시키는 단계; 및 (e) 타겟 종이 전극들 사이에 배치될 때 나노-갭을 횡단하
는 전류를 검출하는 전극들로서 사용하기 위하여 전극-형성 부분의 부분들을 준비하는 단계를 포함한다. 실시
예에서, 전류는 터널링 전류이다. 다른 실시예에서, 타겟 종은 핵산 분자이고, 그리고 측벽은 핵산 분자의 직
경보다 작은 폭을 가진다.
[0037] 실시예에서, 전극들로서 사용하기 위하여 전극-형성 부분의 부분들을 준비하는 단계는 전극-형성 부분의[0044]
부분들을 제거하여 전극들을 제공하는 단계를 포함한다.
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[0038] 실시예에서, (a)는 (ⅰ) 전극-형성 부분에 인접하게 배치된 제 1 마스크의 측면 벽 상에 측벽을 제공하[0045]
는 단계, (ⅱ) 제 1 마스크를 제거하는 단계, 및 (ⅲ) 측벽에 인접하게 제 2 마스크를 형성하는 단계를 포함하
고, 마스크는 제 2 마스크의 적어도 일부를 포함한다. 다른 실시예에서, 제 1 마스크를 제거하는 단계는 전극-
형성 부분을 노출시킨다. 다른 실시예에서, 제 2 마스크는 측벽을 커버한다. 다른 실시예에서, 제 1 마스크를
제거한 후, 측벽은 약 10 나노미터(nm), 5 nm, 4 nm, 3 nm, 2 nm, 1 nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm 또는
0.5 nm 또는 그 미만의 폭을 가진 독립형(free-standing) 측벽이다.
[0039] 실시예에서, (a)는 (ⅰ) 전극-형성 부분에 인접하게 배치된 제 1 마스크의 측면 벽 상에 측벽을 제공하[0046]
는 단계, (ⅱ) 측벽에 인접하게 제 2 마스크를 형성하는 단계, 및 (ⅲ) 제 2 마스크를 에칭하는 단계를 포함하
고, 마스크는 제 1 마스크 및 제 2 마스크의 적어도 일부를 포함한다. 다른 실시예에서, 측벽에 인접하게 제 2
마스크를 형성하는 단계는 제 2 마스크가 제 1 마스크 및 측벽을 커버하는 단계를 포함한다. 다른 실시예에서,
제 2 마스크를 에칭하는 단계는 제 1 마스크 및/또는 측벽을 에칭하는 단계를 포함한다.
[0040] 실시예에서, 방법은 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함한다. 다른 실시예에서, 채널[0047]
은 커버된 채널이다.
[0041] 실시예에서, 기판은 반도체 층에 인접한 반도체 산화물 층을 포함한다. 다른 실시예에서, 반도체는 실[0048]
리콘이다.
[0042] 실시예에서, (a)는 측벽을 형성하도록 측-벽 형성 층을 제공하는 단계 및 측-벽 형성 층을 에칭하는 단[0049]
계를 더 포함한다.
[0043] 실시예에서, 나노-갭은 약 2 나노미터 또는 그 미만의 폭을 가진다. 다른 실시예에서, 폭은 약 1 나노[0050]
미터보다 작거나 같다. 다른 실시예에서, 폭은 약 0.5 나노미터보다 크다.
[0044] 실시예에서, 방법은 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함한다. 다른 실시예에서, 채널[0051]
은 커버된 채널이다.
[0045] 본 개시의 다른 양상은 나노-갭 전극 센서를 제조하는 방법을 제공하고, 상기 방법은 (a) 제 2 재료를[0052]
가진 전극-형성 부분 상에 제 1 재료를 가진 막을 제공하는 단계 ― 전극-형성 부분은 기판에 인접하게 배치됨
―; (b) 제 1 및 제 2 재료들을 반응시키도록 막을 가열하여, 부피 팽창되고 서로 대향되는 2개의 전극 부분들
을 형성하는 단계 ― 전극 부분들의 각각은 측벽을 가짐 ―; (c) 부피 팽창에 의해 전극 부분들의 측벽들을 서
로를 향해 움직이게 하여, 전극 부분들 사이에 나노-갭을 형성하는 단계; 및 (d) 타겟 종이 전극들 사이에 배치
될 때 나노-갭을 횡단하는 전류를 검출하는 전극들로서 사용하기 위하여 전극 부분들을 준비하는 단계를 포함한
다. 실시예에서, 전류는 터널링 전류이다.
[0046] 실시예에서, 전극들로서 사용하기 위하여 전극 부분들을 준비하는 단계는 전극 부분들의 적어도 일부를[0053]
제거하여 전극들을 제공하는 단계를 포함한다. 다른 실시예에서, (a)는 (ⅰ) 전극-형성 부분의 폭에 따르게 선
택된 마스크를 형성하는 단계, (ⅱ) 전극-형성 부분 상에 막을 형성하는 단계를 포함한다. 다른 실시예에서, 2
개의 전극 부분들을 형성할 때, 2개의 전극 부분들은 반응으로부터 발생하는 부피 팽창에 의해 마스크 내로 침
투하고, 이에 의해 전극 부분들의 측벽들을 서로를 향하여 움직이게 한다. 다른 실시예에서, 방법은 마스크 및
마스크의 하부 구역에 남아있는 전극 부분들의 반응되지 않은 부분(들)을 제거하여, 전극 부분들 사이에 나노-
갭을 형성하는 단계를 더 포함한다.
[0047] 실시예에서, 방법은 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함한다. 다른 실시예에서, 채널[0054]
은 커버된 채널이다.
[0048] 본 개시의 다른 양상은 적어도 하나의 나노-갭 전극을 가진 센서를 제조하는 방법을 제공하고, 상기 방[0055]
법은 (a) 기판에 인접하게 2개의 전극-형성 부분들을 제공하는 단계 ― 전극-형성 부분들은 제 1 폭을 가진 갭
을 가로질러 서로 대향하여 배치됨 ―; (b) 전극-형성 부분들 상에 화합물-생성 층의 막을 형성하는 단계; (c)
반응에 의해 부피 팽창된 적어도 하나의 전극 부분을 형성하기 위하여 화합물-생성 층과 전극-형성 부분들 중
적어도 하나 사이의 반응을 가능하게 하도록 열 처리를 수행하여, 제 1 폭보다 작은 제 2 폭을 가진 나노-갭을
형성하도록 부피 팽창에 의해 전극-형성 부분들의 측벽들을 서로를 향해 움직이게 하는 단계; 및 (d) 타겟 종이
전극들 사이에 배치될 때 나노-갭을 횡단하는 전류를 검출하는 전극들로서 사용하기 위하여 전극-형성 부분들을
준비하는 단계를 포함한다. 실시예에서, 전류는 터널링 전류이다.
[0049] 실시예에서, 전극들로서 사용하기 위하여 전극-형성 부분들을 준비하는 단계는 전극-형성 부분의 부분들[0056]
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을 제거하여 전극들을 제공하는 단계를 포함한다. 다른 실시예에서, 화합물-생성 층은 실리사이드(silicide)-
생성 층이고, (c)는 반응 동안 전극-형성 부분들의 실리사이드화를 포함하고, 그리고 전극-형성 부분들은 실리
사이드화 동안 부피 팽창한다.
[0050] 실시예에서, 제 2 폭은 약 2 나노미터보다 작거나 같다. 다른 실시예에서, 제 2 폭은 약 1 나노미터보[0057]
다 작거나 같다. 다른 실시예에서, 제 2 폭은 약 0.5 나노미터보다 크다.
[0051] 실시예에서, 타겟 종은 핵산 분자이고, 그리고 제 2 폭은 핵산 분자의 직경보다 작다.[0058]
[0052] 실시예에서, (c)는 화합물-생성 층과 전극-형성 부분들 둘 다 사이에서의 반응을 포함한다. 다른 실시[0059]
예에서, (c)는 화합물-생성 층과 전극-형성 부분들 중 단지 하나 사이의 반응을 포함한다.
[0053] 실시예에서, 방법은 나노-갭을 횡단하는 채널을 형성하는 단계를 더 포함한다. 다른 실시예에서, 채널[0060]
은 커버된 채널이다.
[0054] 본 개시의 다른 양상은 기판상 나노-갭을 가로질러 대향하여 배치된 적어도 2개의 전극 부분들을 포함하[0061]
는 나노-갭 전극 센서를 제공하고, 전극 부분들의 대향되는 측벽들은 점진적으로 서로 더 가깝게 되고 측벽들
사이의 폭은 점진적으로 좁아지고, 그리고 전극들은, 타겟 종이 전극들 사이에 배치될 때 나노-갭을 횡단하는
전류를 검출하도록 적응된다. 실시예에서, 전류는 터널링 전류이다.
[0055] 실시예에서, 전극 부분들은 금속 실리사이드로 형성된다. 다른 실시예에서, 나노-갭은, 나노-갭이 기판[0062]
에 접근할 때 전극 부분들의 측벽들 사이의 거리가 점진적으로 넓어지는 트레일링(trailing) 곡선 형상으로 형
성된다. 다른 실시예에서, 측벽들은 기판과 콘택하는 외측으로 팽창하는 부분들을 포함한다.
[0056] 실시예에서, 센서는 나노-갭을 횡단하고 유체 연통하는 채널을 더 포함한다. 다른 실시예에서, 채널은[0063]
커버된 채널이다.
[0057] 본 개시의 부가적인 양상들 및 장점들은 다음 상세한 설명으로부터 당업자들에게 쉽게 명백하게 될 것이[0064]
고, 여기서 본 개시의 단지 예시적 실시예들만이 도시되고 설명된다. 인식될 바와 같이, 본 개시는 다른 그리
고 상이한 실시예들을 가질 수 있고, 이의 몇몇 상세들은 모두가 본 개시로부터 벗어나지 않고 다양하고 분명한
측면들에서 수정들을 가질 수 있다. 따라서, 도면들 및 설명 및 제한으로서가 아닌 사실상 예시로서 간주될 것
이다.
인용에 의한 통합[0065]
[0058] 본 명세서에 언급된 모든 공개물들, 특허들, 및 특허 출원들은, 각각의 개별 공개물, 특허 또는 특허 출[0066]
원이 구체적으로 그리고 개별적으로 인용에 의해 통합된 것으로 나타난 동일한 범위까지 인용에 의해 본원에 포
함된다.
도면의 간단한 설명
[0059] 본 발명의 신규 피처들은 첨부된 청구항들에서 특수성을 갖게 진술된다. 본 발명의 피처들 및 장점들의[0067]
더 나은 이해는 본 발명의 원리들이 활용되는 예시적 실시예들을 진술하는 다음 상세한 설명, 및 첨부 도면들
(또한 본원에서 "도면" 및 "도")을 참조하여 얻어질 것이다.
[0060] 도 1은 제조 방법에 의해 제조된 나노-갭 전극의 구성을 예시하는 개략도이다.
[0061] 도 2a-도 2f는 도 1의 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0062] 도 3a-도 3f는 도 1의 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0063] 도 4는 제조 방법에 의해 제조된 나노-갭 전극의 구성을 예시하는 개략도이다.
[0064] 도 5는 도 4의 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도이다.
[0065] 도 6a-도 6c는 도 4에 따른 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0066] 도 7a-도 7c는 도 4의 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0067] 도 8a-도 8c는 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0068] 도 9a-도 9b는 도 8의 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
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[0069] 도 10a-도 10c는 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0070] 도 11a-도 11b는 도 10의 나노-갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0071] 도 12a-도 12d는 도 1의 나노갭 전극을 제조하기 위한 방법의 설명에 사용된 개략도들이다.
[0072] 도 13a-도 13f는 도 12a-도 12c와 연관된 방법을 설명하기 위한 부가적인 개략도들이다.
[0073] 도 14는 나노-갭 전극을 도시하는 개략도이다.
[0074] 도 15는 전극-형성 부분 및 마스크가 기판상에 형성된 구성을 도시하는 개략도이다.
[0075] 도 16은 나노-갭 전극을 제조하기 위한 방법을 설명하는데 사용된 개략도이다.
[0076] 도 17은 나노-갭 전극을 제조하기 위한 방법을 설명하는데 사용된 다른 개략도이다.
[0077] 도 18은 다른 실시예에 따른 나노-갭 전극의 구성을 도시하는 개략도이다.
[0078] 도 19는 나노-갭 전극을 제조하기 위한 방법을 설명하는데 사용된 개략도이다.
[0079] 도 20은 나노-갭 전극을 제조하기 위한 방법을 설명하는데 사용된 다른 개략도이다.
[0080] 도 21a-도 21c는 몇몇 대안적 전극 형상들을 도시하는 개략 평면도 표현이다.
[0081] 도 22a-도 22f는 DNA를 나노-갭 전극에 전달하기 위한 통합된 채널을 가진 나노-갭 전극을 제조하기 위
한 방법을 설명하는데 사용된 단면도들의 개략 표현이다.
[0082] 도 23은 DNA를 하나 또는 그 초과의 나노-갭 전극들에 전달하기 위하여 통합된 채널에 대한 구성을 도시
하는 개략 평면도이다.
[0083] 도 24a-도 24c는 단일 측 팽창 접근법을 사용하여 나노-갭 전극을 제조하기 위한 방법을 설명하는데 사
용된 개략도이다.
[0084] 도 25a-도 25c는 수직 전극 배향을 사용하여 나노-갭 전극을 제조하기 위한 방법을 설명하는데 사용된
개략도이다.
발명을 실시하기 위한 구체적인 내용
[0085] 본 발명의 다양한 실시예들이 본원에 도시되고 설명되었지만, 그런 실시예들이 단지 예로써 제공되는 것[0068]
이 당업자들에게 분명할 것이다. 다수의 변형들, 변화들, 및 대체들은 본 발명에서 벗어나지 않고 당업자들에
게 떠오를 수 있다. 본원에 설명된 본 발명의 실시예들에 대한 다양한 대안들이 이용될 수 있다는 것이 이해되
어야 한다.
[0086] 본원에 사용된 바와 같은 용어 "갭"은 일반적으로 재료에 형성되거나 다르게 제공된 포어(pore), 채널[0069]
또는 통로를 지칭한다. 재료는 기판 같은 고체 상태 재료일 수 있다. 갭은 감지 회로 또는 감지 회로에 커플
링된 전극에 인접하게 또는 가까이에 배치될 수 있다. 일부 예들에서, 갭은 약 0.1 나노미터(nm) 내지 약 1000
nm의 특성 폭 또는 직경을 가진다. 몇 나노미터의 폭을 가진 갭은 "나노-갭"으로서 지칭될 수 있다.
[0087] 본원에 사용된 바와 같은 용어 "전극-형성 부분"은 일반적으로 전극을 생성하기 위하여 사용될 수 있는[0070]
부분 또는 부재를 지칭한다. 전극-형성 부분은 전극일 수 있거나 전극의 일부일 수 있다. 예컨대, 전극-형성
부분은 제 2 전기 전도체와 전기 통신하는 제 1 전기 전도체이다. 다른 예에서, 전극-형성 부분은 전극이다.
[0088] 본원에 사용된 바와 같은 용어 "핵산"은 일반적으로 하나 또는 그 초과의 핵산 서브유닛(subunit)들을[0071]
포함하는 분자를 지칭한다. 핵산은 아데노신(A), 사이토신(C), 구아닌(G), 티민(T) 및 우라실(U), 또는 이들의
변형들로부터 선택된 하나 또는 그 초과의 서브유닛들을 포함할 수 있다. 뉴클레오티드(nucleotide)는 A, C,
G, T 또는 U, 또는 이들의 변이체들을 포함할 수 있다. 뉴클레오티드는 성장하는 핵산 스트랜드에 통합될 수
있는 임의의 서브유닛을 포함할 수 있다. 그런 서브유닛은 A, C, G, T, 또는 U일 수 있거나, 또는 하나 또는
그 초과의 상보적 A, C, G, T 또는 U에 특정하거나, 또는 퓨린에 상보적이거나(즉, A 또는 G, 또는 이들의 변이
체) 또는 피리미딘에 상보적인(즉, C, T 또는 U, 또는 이들의 변이체) 임의의 다른 서브유닛일 수 있다. 서브
유닛은 개별 핵산 염기들 또는 염기들의 그룹들(예컨대, AA, TA, AT, GC, CG, CT, TC, GT, TG, AC, CA, 또는
이들의 우라실-대응부들)이 용해되게 한다. 일부 예들에서, 핵산은 디옥시리보핵산(DNA) 또는 리보 핵산(RNA),
또는 이들의 유도체들이다. 핵산은 싱글-스트랜디드 또는 더블 스트랜디드될 수 있다.
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[0089] 본 개시는 생체분자(예컨대, 핵산 분자)를 검출하는 것과 같이, 다양한 애플리케이션들에 사용될 수 있[0072]
는, 나노-갭 전극들을 가진 센서들을 형성하기 위한 방법들을 제공한다. 본원에 제공된 방법들에 따라 형성된
나노-갭 전극들은 핵산 분자, 그런 디옥시리보핵산(DNA) 또는 리보 핵산(RNA), 또는 이들의 변이체들을 시퀀싱
하기 위하여 사용될 수 있다.
[0090] 도 1은 본원에 제공된 방법들에 따라 형성될 수 있는 나노-갭 전극(1)을 도시한다. 이 나노-갭 전극[0073]
(1)에서, 대향되는 전극들(5 및 6)은 기판(2)상에 배치된다. 나노스케일(예컨대, 1000 나노미터보다 크지
않음)의 폭(W1)을 가진 나노-갭(NG)(또는 포어)은 전극들(5 및 6) 사이에 형성된다. 본원에 설명된 제조 방법
들에 의해 제조될 때 나노-갭 전극(1)은 예컨대, 나노-갭(NG)이 0.1 나노미터(nm) 내지 30 nm, 또는 2 nm, 1
nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm, 또는 0.5보다 크지 않은 폭(W1), 또는 본원에 설명된 바와 같은 임의의
다른 폭들로 형성되게 할 수 있다. 일부 경우들에서, W1은 생체분자(예컨대, DNA 또는 RNA)일 수 있는 타겟 종
의 직경보다 작다.
[0091] 기판(2)은 예컨대, 실리콘 기판(3) 및 그 위에 형성된 실리콘 산화물 층(4)으로 구성될 수 있다. 대안[0074]
으로서, 기판(2)은 게르마늄 또는 갈륨 비화물(이들의 산화물들을 포함함) 같은 그룹 Ⅳ 또는 그룹 Ⅲ-Ⅴ 반도
체를 포함하는 다른 반도체 재료(들)를 포함할 수 있다. 기판(2)은, 한 쌍을 형성하는 2개의 전극들(5 및 6)이
실리콘 산화물 층(4)상에 형성될 수 있는 구성을 가질 수 있다. 전극들(5 및 6)은 금속 재료, 이를테면 티타늄
질화물(TiN)을 포함할 수 있고, 일부 실시예들에서 기판(2) 상에서 나노-갭(NG)을 가로질러 거의 양 방향으로
대칭으로 형성될 수 있다. 일부 실시예들에서, 전극들(5 및 6)은 실질적으로 동일한 구성을 가지며 나노-갭
(NG)을 형성하는 리딩(leading) 전극 에지들(5b 및 6b)로 구성될 수 있고, 그리고 베이스 부분들(5a 및 6a)은
리딩 전극 에지들(5b 및 6b)의 루트(root) 부분들과 일체형으로 형성될 수 있다. 리딩 전극 에지들(5b 및 6b)
은 예컨대, 직사각형 고체들을 포함할 수 있고, 상기 고체들의 길이 방향들은 y 방향으로 연장될 수 있고, 리딩
전극 에지들(5b 및 6b)의 선단(apical) 표면들이 서로를 향하도록 배치될 수 있고; 리딩 에지들(5b 및 6b)은 곡
선들을 가질 수 있다(도시되지 않음).
[0092] 베이스 부분들(5a 및 6a)은 자신의 중앙 선단 단부들에 돌출부들을 가질 수 있고 이에 의해 리딩 전극[0075]
에지들(5b 및 6b)이 형성될 수 있다. 완만하게 곡선진 표면은 각각의 베이스 부분(5a 및 6a)의 양쪽 측들을 향
해 형성되고 각각의 베이스 부분(5a 및 6a)은 중앙에 자신의 중앙 선단 단부를 가진다. 따라서, 베이스 부분들
(5a 및 6a)은 곡선진 형상으로 형성될 수 있고 리딩 전극 에지들(5b 및 6b)은 정점(vertex)에 포지셔닝된다.
예컨대, 싱글-스트랜디드 DNA를 포함하는 용액이 전극들(5 및 6)의 길이 방향일 수 있는 y-방향에 직교하는 x-
방향으로부터, 전극들(5 및 6)의 수직 방향일 수 있고 이 y-방향과 직각으로 교차할 수 있는 z-방향으로 공급될
때, 용액이 베이스 부분들(5a 및 6a)의 곡선진 표면들을 따라 리딩 전극 에지들(5b 및 6b)로 인도되어 용액이
나노-갭(NG)을 신뢰성 있게 통과하는 것을 가능하게 하도록 구성될 수 있다는 것을 주의하라.
[0093] 상기 설명된 바와 같이 구성된 나노-갭 전극(1)에 대해, 전류가 예컨대 전력 원(도시되지 않음)으로부터[0076]
전극들(5 및 6)로 공급될 수 있고, 전극들(5 및 6)을 가로질러 흐르는 전류의 값들이 전류계(도시되지 않음)로
측정될 수 있는 것을 주의하라. 따라서, 나노-갭 전극(1)은 싱글-스트랜디드 DNA가 x-방향으로부터 전극들(5
및 6) 사이의 나노-갭(NG)을 거쳐 지나가게 하고; 싱글-스트랜디드 DNA의 염기들이 전극들(5 및 6) 사이의 나노
-갭(NG)을 거쳐 지나갈 때 전류계가 전극들(5 및 6)을 가로질러 흐르는 전류들의 값들을 측정하게 하고; 그리고
싱글-스트랜디드 DNA를 구성하는 염기들이 상관된 전류 값들에 기초하여 결정될 수 있게 한다.
[0094] 다른 실시예들에서, 전극들(5 및 6) 사이에 나노-갭(NG)을 가지는 나노-갭 전극(1)을 제조하기 위한 방[0077]
법이 본원에 설명된다. 실리콘 산화물 층(4)이 실리콘 기판(3) 상에 형성될 수 있는 기판(2)이 먼저 준비될 수
있고, 예컨대, 티타늄 질화물(TiN)로 만들어지고 측면 벽(9a)을 가지는 사각형 제 1 전극-형성 부분(9)은 도
2a, 및 도 2a의 섹션(A-A')의 측 단면도를 도시하는 도 2b에 도시된 바와 같이, 포토리소그래픽 기술을 사용하
여 실리콘 산화물 층(4)의 미리 결정된 구역상에 형성될 수 있다.
[0095] 추후, 도 2a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0078]
도 2c 및 도 2b의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 2d
에 도시된 바와 같이, 기판(2)의 표면(이 경우 실리콘 산화물 층(4))의 재료와 상이한 티타늄(Ti) 또는 실리콘
질화물(SiN) 같은 재료로 만들어진 측벽-형성 층(10)은 예컨대, CVD(화학 기상 증착) 방법에 의해 제 1 전극-형
성 부분(9) 및 기판(2)의 노출된 부분들 상에 막-형성될 수 있다. 이때, 측벽-형성 층(10)은 제 1 전극-형성
부분(9)의 측면 벽(9a)을 따라 형성될 수 있다. 측면 벽(9a)상에 형성될 측벽-형성 층(10)의 막 두께는 나노-
갭(NG)의 원하는 폭(W1)에 따라 선택될 수 있다. 즉, 작은 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽-형성
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층(10)은 작은 막 두께로 형성될 수 있다. 다른 한편, 큰 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽-형성
층(10)은 큰 막 두께로 형성될 수 있다.
[0096] 추후, 제 1 전극-형성 부분(9) 및 기판(2)의 노출된 부분들 상에 막-형성된 측벽-형성 층(10)은 예컨대,[0079]
제 1 전극-형성 부분(9)의 측면 벽(9a)을 따라 측벽-형성 층(10)의 일부를 남기도록 건식 에칭에 의해 에칭 백
될 수 있다. 에칭 프로세스는 기판(2)에 관하여 수직이도록 구성될 수 있거나, 또는 측벽-형성 층(10)의 일부
가 제 1 전극-형성 부분(9)의 측면 벽(9a)에 의해 에칭으로부터 적어도 부분적으로 보호될 수 있도록 각이 이루
어질 수 있다. 따라서, 측벽(11)은 도 2c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호
들에 의해 나타내지는 도 2e, 및 도 2d의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에
의해 나타내지는 도 2f에 도시된 바와 같이, 제 1 전극-형성 부분(9)의 측면 벽(9a)을 따라 형성될 수 있다.
이런 방식으로 형성된 측벽(11)이 제 1 전극-형성 부분(9)의 측면 벽(9a)의 정점으로부터 기판(2) 쪽으로 점진
적으로 두꺼워질 수 있다는 것을 주의하라. 따라서, 측벽(11)의 최대 두께는 본원에 설명된 바와 같이, 이후
형성될 나노-갭(NG)에 대응하는 폭(W1)을 가질 수 있다는 것을 주의하라.
[0097] 추후, 도 2e의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0080]
도 3a, 및 도 2f의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도
3b에 도시된 바와 같이, 티타늄 질화물(TiN) 같은 금속 재료를 포함하는 제 2 전극-형성 부분(12)은 예컨대, 스
퍼터링 방법에 의해 제 1 전극-형성 부분(9), 측벽(11) 및 기판(2)의 노출된 부분들 상에 형성될 수 있다. 그
다음, 제 1 전극-형성 부분(9) 및 측벽(11)뿐 아니라, 제 1 전극-형성 부분(9) 및 측벽(11)을 커버하는 제 2 전
극-형성 부분(12)의 구역들은 화학 기계적 폴리싱 또는 평탄화(CMP) 같은 평탄화 프로세싱에 의해 폴리싱될 수
있고 오버 폴리싱(over polishe)될 수 있다. 따라서, 제 1 전극-형성 부분(9), 측벽(11) 및 제 2 전극-형성 부
분(12)의 상단 표면들은, 도 3a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해
나타내지는 도 3c 및 도 3b의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타
내지는 도 3d에 도시된 바와 같이, 노출될 수 있다.
[0098] 일부 실시예들에서, 측벽(11)의 측 표면의 크게 경사진 상부 구역 및 측벽(11) 및 전극 형성 부분(9) 위[0081]
제 2 전극-형성 부분(12)의 부분들은 폴리싱될 수 있고 제 1 전극-형성 부분(9), 측벽(11), 및 제 2 전극-형성
부분(12)은, 제 1 전극-형성 부분(9)과 제 2 전극-형성 부분(12) 사이의 측벽(11)의 단면이 실질적으로 사각형
형상으로 형성될 수 있을 때까지 평탄화 프로세싱으로 오버-폴리싱될 수 있다. 평탄화 프로세싱이 수행될 때
제 1 전극-형성 부분(9), 측벽(11) 및 제 2 전극-형성 부분(12) 모두의 표면들이 노출될 수 있다면, 제 1 전극-
형성 부분(9) 및 측벽(11)을 커버하는 제 2 전극-형성 부분(12)의 구역들만이 폴리싱될 수 있다는 것을 주의하
라.
[0099] 그 다음, 층-형 레지스트 마스크는 제 1 전극-형성 부분(9), 측벽(11) 및 제 2 전극-형성 부분(12)의 노[0082]
출된 표면들 상에 형성될 수 있고, 그 다음 제 1 전극-형성 부분(9) 및 제 2 전극-형성 부분(12)은 포토리소그
래픽 기술을 사용하여 패터닝될 수 있다. 일부 경우들에서, 레지스트 마스크는 폴리머릭 재료, 이를테면 폴리
(메틸 메타크릴레이트)(PMMA), 폴리(메틸 글루타리마이드)(PMGI), 페놀 포름알데히드 수지, 또는 SU-8(Liu 등에
의한, "Process research of high aspect ratio micro structure using SU-8 resist," Microsystem
Technologies 2004, V10, (4), 265를 참조하고, 이는 전체가 인용에 의해 본원에 포함됨)을 포함할 수 있다.
마스크는 베이스 부분들(5a 및 6a)에 대하여 완만한 곡선들, 및 리딩 전극 에지들(5b 및 6b)을 위한 돌출부들을
형성하기 위해 사용될 수 있다. 따라서, 부분적으로 제 1 전극-형성 부분(9)에 기초하여 미리 결정된 형상을
가진 전극(5) 및 부분적으로 제 2 전극-형성 부분(12)에 기초하여 미리 결정된 형상을 가진 전극(6)은, 도 3c의
구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 3e 및 도 3d의 구성
엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 3f에 도시된 바와 같이,
형성될 수 있고, 이에 의해 리딩 전극 에지들(5b 및 6b)이 기판(2) 상에서 측벽(11)을 가로질러 서로 대향하여
배치될 수 있는 구조를 형성한다. 리딩 전극 에지들(5b 및 6b) 사이의 측벽(11)은 예컨대 습식 에칭에 의해 제
거될 수 있다. 따라서, 리딩 전극 에지들(5b 및 6b) 사이에 측벽(11)의 폭(W1)과 동일한 폭(W1)을 가진 나노-
갭(NG)을 형성하고, 도 1에 도시된 바와 같은 나노-갭 전극(1)을 제조하는 것이 가능하다. 측벽(11)이 예컨대
기판(2)의 표면상에 위치된 실리콘 산화물 층(4)과 상이한 질화물(N), 또는 일부 경우들에서, 실리콘 질화물
(SiN) 같은 재료로 형성될 수 있기 때문에, 측벽(11)만을 선택적으로 제거하고 기판(2) 상에 전극들(5 및 6)을
신뢰성 있게 남기는 것은 가능하다.
[0100] 일부 경우들에서, 제 1 전극-형성 부분(9) 및 제 2 전극-형성 부분(12)은, 타겟 종(예컨대, DNA 또는[0083]
RNA 같은 생체분자)이 전극들 사이에 배치될 때 나노-갭을 횡단하는 전류를 검출하는 전극들로서 사용하기 위하
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여 준비된다. 전류는 터널링 전류일 수 있다. 그런 전류는 나노-갭을 통하여 타겟 종의 흐름시 검출될 수 있
다. 일부 경우들에서, 전극들에 커플링된 감지 회로는 전류를 생성하기 위하여 전극들 양단에 인가된 전압을
제공한다. 대안으로서 또는 더하여, 전극들은 타겟 종(예컨대, 핵산 분자의 염기)과 연관된 전기 전도도를 측
정 및/또는 식별하기 위하여 사용될 수 있다. 그런 경우에서, 터널링 전류는 전기 전도도에 관련될 수 있다.
[0101] 일부 경우들에서, 측벽(11)은 기판(2) 상에 이전에 형성될 수 있는 제 2 전극-형성 부분(9)의 측면 벽[0084]
(9a) 상에 형성될 수 있고, 제 2 전극-형성 부분(12)은 제 1 전극-형성 부분(9), 측벽(11) 및 기판(2)의 노출된
부분들 상에 형성될 수 있다. 그 후, 제 2 전극-형성 부분(12)의 부분들은 제거되어 제 2 전극-형성 부분(12)
으로 커버되는 제 1 전극-형성 부분(9) 및 측벽(11)의 부분들을 노출시킬 수 있고, 이에 의해 기판(2) 상의 제
1 전극-형성 부분(9), 측벽(11) 및 제 2 전극-형성 부분(12)이 노출된다. 그 다음, 제 1 전극-형성 부분(9)과
제 2 전극-형성 부분(12) 사이의 측벽(11)은 그 사이에 나노-갭(NG)을 형성하도록 제거될 수 있다. 그 후, 제
1 전극-형성 부분(9) 및 제 2 전극 형성 부분(12)은, 나노-갭(NG)이 리딩 전극 에지들(5b 및 6b) 사이에 제공될
수 있는 전극들(5 및 6)을 형성하도록 패터닝될 수 있다.
[0102] 상기 설명된 바와 같은 본 발명의 그런 제조 방법에서, 측벽(11)의 막 두께를 조절함으로써 원하는 폭[0085]
(W1)을 가진 나노-갭(NG)을 형성하는 것이 가능하다. 게다가, 극히 작은 막 두께를 가진 측벽(11)을 형성하는
것이 가능하다. 그러므로 측벽(11)의 폭(W1)에 대응하는 극히 작은 폭(W1)을 가진 나노-갭(NG)을 형성하는 것
이 가능하다.
[0103] 일부 실시예들에서, 폭(W1)을 가진 나노-갭(NG)은 마스크로서 제 1 전극-형성 부분(9)에 인접하게 배치[0086]
된 측벽(11)을 사용하여 제 1 전극-형성 부분(9)과 제 2 전극-형성 부분(12) 사이에 형성된 측벽(11)의 막 두께
를 제어함으로써 조절될 수 있다. 결과적으로, 종래의 나노-갭과 동일한 폭(W1)을 가진 나노-갭(NG)뿐 아니라,
종래의 나노-갭보다 훨씬 더 작은 폭(W1)인 나노-갭(NG)을 형성하는 것이 가능하다.
[0104] 상기 설명된 실시예들에서, 제 2 전극-형성 부분(12)이 도 3b에 도시된 바와 같이, 제조 과정에서 제 1[0087]
전극-형성 부분(9) 상에 직접 형성되는 것으로 설명되었다는 것을 주의하라. 다른 실시예들에서, 또한 하드 마
스크를 포함하는 표면상의 제 1 전극-형성 부분(9)은 제 1 전극-형성 부분(9) 상에 제 2 전극-형성 부분(12)을
직접 형성하지 않고 사용될 수 있다. 심지어 이 경우, 측벽(11)에 인접하도록 제 2 전극-형성 부분(12)을 형성
하고, 제 1 전극-형성 부분(9)과 제 2 전극-형성 부분(12) 사이에 측벽(11)을 배치하는 것이 가능하다. 결과적
으로, 측벽(11)을 제거함으로써 제 1 전극-형성 부분(9)과 제 2 전극-형성 부분(12) 사이에 나노-갭(NG)을 형성
하는 것이 가능하다.
[0105] 대안 나노-갭 전극(21)을 묘사하는 도 4에 도시된 바와 같은 다른 실시예들에서, 자신의 선단 표면들이[0088]
서로를 향하는 원주 전극들(25 및 26)이 기판(22) 상에 배치된다. 나노스케일(예컨대, 1000 nm보다 크지 않
음)일 수 있는 폭(W1)을 가진 나노-갭(NG)은 전극들(25 및 26) 사이에 형성될 수 있다. 일부 실시예들에서, 나
노-갭 전극(21)은 본원에 설명된 바와 같이 제조 방법에 의해 제조될 수 있고, 나노-갭(NG)은 0.1 nm 내지 30
nm, 또는 2 nm, 1 nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm, 또는 0.5 nm보다 크지 않거나, 본원에 설명된 바와 같
은 임의의 다른 폭으로 형성될 수 있다.
[0106] 일부 실시예들에서, 기판(22)은 예컨대, 실리콘 기판(도시되지 않음) 상에 형성된 실리콘 산화물 층(2[0089]
7)을 포함할 수 있고, 전극-지지 부분들(28 및 29)은 실리콘 산화물 층(27) 상에서 서로 대향하여 배치될 수 있
다. 기판의 표면상에서, 하나의 전극(25)은 하나의 전극-지지 부분(28) 상에 배치될 수 있고, 전극(25)과 쌍을
형성하는 다른 전극(26)은 전극-지지 부분(29) 상에 배치될 수 있다.
[0107] 양쪽 전극-지지 부분들(28 및 29)이 티타늄 질화물(TiN) 같은 금속을 포함하는 재료로 만들어질 수[0090]
있고, 전극 지지 부분들(28 및 29) 사이에서 기판 위에 형성된 미리 결정된 갭을 가로질러 거의 양방향으로 대
칭으로 형성될 수 있고, 전극-지지 부분들(28 및 29)의 전면 표면들이 실리콘 산화물 층(27)의 전면 표면과 같
은 높이일 수 있다는 것을 주의하라. 일부 실시예들에서, 전극-지지 부분들(28 및 29)은 실질적으로 동일한 구
성을 가질 수 있고 팽창된 전극-지지 부분들(28b 및 29b)을 포함할 수 있고 그 결과 전극(25 및 26)은 고정될
수 있고, 베이스 부분들(28a 및 29a)은 팽창된 전극-지지 부분들(28b 및 29b)의 루트 부분들에 일체형으로 형성
될 수 있고, 여기서 팽창된 전극-지지 부분들(28b 및 29b)은 전극-형성 베이스 부분들(28a 및 29a)로부터 돌출
한다. 일부 실시예들에서, 전극-지지 부분들(28 및 29)의 팽창된 전극-형성 부분들(28b 및 29b)은 실질적으로
반원 형상으로 형성될 수 있고, 전극-형성 베이스 부분들(28a 및 29a)은 팽창된 전극-형성 부분들(28b 및 29b)
의 중앙 리딩 에지들을 가지며 자신의 양쪽 측면 부분들 쪽으로 완만하게 경사질 수 있고 팽창된 전극 부분들
(28b 및 29b)은 자신의 중심점에 가까운 중앙 축 상에 포지셔닝되어 위치될 수 있다. 따라서, 전체로서 전극-
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지지 부분들(28 및 29)은 정점들로서 팽창된 전극 부분들(28b 및 29b)이 볼록하게 형성될 수 있다.
[0108] 게다가, 원주 전극들(25 및 26)은 전도 재료, 이를테면 탄소 나노튜브로 형성될 수 있고, 전극들(25 및[0091]
26)의 외부 원주 표면은 개별적으로 팽창된 전극 부분들(28b, 29b) 상에 고정될 수 있다. 따라서, 전극들(25
및 26)은, 그 길이 방향이 y-방향으로 연장되고 그 선단 표면들이 서로를 향하도록 배치될 수 있다.
[0109] 상기 설명된 바와 같이 구성된 나노-갭 전극(21)에서, 전류가 예컨대 전력 원(도시되지 않음)으로부터[0092]
전극들(25 및 26)에 공급될 수 있고, 전극들(25 및 26)을 가로질러 흐르는 전류의 값들이 전류계(도시되지
않음)로 측정될 수 있다는 것을 주의하라. 따라서, 나노-갭 전극(21)은 싱글-스트랜디드 DNA가 가이딩
(guiding) 부재들(도시되지 않음)에 의해 x-방향으로부터 적어도 부분적으로 전극들(25 및 26) 사이의 나노-갭
(NG)을 거쳐 통과되게 하고; 싱글-스트랜디드 DNA의 염기들이 전극들(25 및 26) 사이에서 나노-갭(NG)을 거쳐
통과할 때 전류계가 전극들(25 및 26)을 가로질러 흐르는 전류들의 값들을 측정하게 하고; 그리고 싱글-스트랜
디드 DNA를 구성하는 염기들이 전류 값들에 기초하여 결정되게 한다.
[0110] 일부 실시예들에서, 나노-갭 전극(21)을 제조하기 위한 방법은 전극들(25 및 26) 사이에 나노-갭(NG)을[0093]
형성하는 것을 포함할 수 있다. 도 5를 참조하여, 기판상의 미리 결정된 형상을 가진 전극-지지 부분들(28 및
29)이 실리콘 산화물 층(27)에 인접하여 형성될 수 있다. 그 다음, 원주 전극-형성 부분(31)은 전극-지지 부분
들(28 및 29)의 팽창된 전극 부분들(28b 및 29b) 위에서 브리지(bridge)하도록, 실리콘 산화물 층(27)의 표면
위 전극-지지 부분(28)의 표면으로부터 다른 전극-지지 부분(29)의 표면까지 형성될 수 있다. 도 5의 구성 엘
리먼트들은 도 4의 구성 엘리먼트들에 대응하고 동일한 참조 번호들에 의해 나타내진다. 도 6a는 도 5의 섹션
(B-B')을 따르는 측 단면 구성을 도시한다.
[0111] 추후, 도 6a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0094]
도 6b에 도시된 바와 같이, 레지스트 마스크의 막 층은 전극-형성 부분(31), 실리콘 산화물 층(27), 및 전극-지
지 부분들(28 및 29) 상에 적용될 수 있다. 그 후, 레지스트 마스크(32)는, 도 4에 도시된 바와 같은 나노-갭
의 폭(W1)보다 큰 폭(W2)을 가진 개구(34a)가 형성될 수 있는 포토마스크(34)를 사용하여 노광 및 현상에 의해
패터닝될 수 있다. 갭-형성 마스크로서 역할을 하는 레지스트 마스크(32)가 패터닝될 때, 전극-형성 부분(31)
의 나노-갭(NG)이 형성될 포토마스크(34)의 구역에 개구(34a)가 위치되는 것을 주의하라.
[0112] 추후, 도 6b의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0095]
도 6c에 도시된 바와 같이, 측면 벽들(33a 및 33b) 그 사이에 폭(W2)을 가진 채로 서로 대향하게 배치되는 갭
(32a)은, 도 4에 도시된 바와 같이 나노-갭(NG)이 형성될 구역에 대응하는 레지스트 마스크(32)의 구역으로부터
형성될 수 있다. 따라서, 전극-형성 부분(31)은 갭(32a)을 통해 노출될 수 있다. 추후, 도 6c의 구성 엘리먼
트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 7a에 도시된 바와 같이, 실리콘
산화물 층(27) 및 전극-지지 부분들(28 및 29)의 표면들의 재료와 상이한 티타늄(Ti) 또는 실리콘 질화물(SiN)
같은 재료를 포함할 수 있는 측벽-형성 층(35)은 예컨대, 기상 증착 기술, 예컨대 화학 기상 증착(CVD)과 같은
기상 증착 기술에 의해 레지스트 마스크(32) 상에 및 전극-형성 부분(31)의 부분들 및 레지스트 마스크(32)로부
터 형성된 갭(32a) 내에서 노출된 실리콘 산화물 층 상에 막-형성될 수 있다. 이때, 미리 결정된 막 두께를 가
질 수 있는 측벽-형성 층(35)은 또한 갭(32a) 내의 레지스트 마스크(32)의 측면 벽들(33a 및 33b) 상에 형성될
수 있다.
[0113] 추후, 전극-형성 부분(31), 및 실리콘 산화물 층(27) 상에 막-형성된 측벽-형성 층(35)은 레지스트 마스[0096]
크(32)의 측면 벽들(33a 및 33b)을 따라 측벽-형성 층(35)을 남기도록 예컨대 건식 에칭에 의해 레지스트 마스
크(32)로부터 형성된 갭(32a) 내에서 에칭 백될 수 있다. 따라서, 측벽들(37)은 도 7a의 구성 엘리먼트들에 대
응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 7b에 도시된 바와 같이, 레지스트 마스크
(32)의 측면 벽들(33a 및 33b)을 따라 형성될 수 있다. 일부 상황들에서, 측벽들(37)은 레지스트 마스크(32)의
측면 벽들(33a 및 33b)의 정점들로부터 전극-형성 부분(31) 및 실리콘 산화물 층(27) 쪽으로 점진적으로 두꺼워
질 수 있다. 따라서, 갭(32a)의 폭(W2)은 양쪽 측벽들(37)의 결합된 두께만큼에 의해 좁아질 수 있다. 그런
두껍게 함은 타겟 분자 검출 같은 다양한 애플리케이션들에 사용하기 위한 나노-갭 폭을 선택하기 위해 사용될
수 있다.
[0114] 결과적으로, 전극-형성 부분(31)이 갭(32a) 내에서 노출될 수 있는 폭(W1)은 측벽들(37)의 막 두께들 만[0097]
큼에 의해 레지스트 마스크(32)로부터 형성된 갭(32a)의 폭(W2)보다 작게 만들어질 수 있다. 추후, 서로 대향
하여 배치된 측벽들(37) 사이의 W1-폭 갭에서 노출된 전극 형성 부분(31)의 부분은 예컨대 건식 에칭에 의해 제
거될 수 있다. 따라서, 폭(W1)을 가진 나노-갭(NG)은 측벽들(37) 사이에 형성될 수 있고, 그리고 나노-갭(NG)
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을 가로질러 서로 대향하여 배치된 2개의 전극들(25 및 26)은 도 7b의 구성 엘리먼트들에 대응하는 구성 엘리먼
트들이 동일한 참조 번호들에 의해 나타내지는 도 7c에 도시된 바와 같이, 형성될 수 있다.
[0115] 전극-형성 부분(31)이 본원에 설명된 바와 같은 레지스트 마스크(32)로부터 형성된 갭(32a) 내에서 노출[0098]
될 수 있는 폭(W1)은 결국 형성될 나노-갭(NG)의 폭(W1)으로서 역할을 할 수 있다. 따라서, 레지스트 마스크
(32)의 측면 벽들(32a 및 32b) 상에 측벽-형성 층(35)을 형성하는 프로세스에서, 측벽-형성 층(35)의 막 두께는
나노-갭(NG)의 원하는 폭(W1)에 따라 선택될 수 있다. 즉, 작은 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽
-형성 층(35)은 레지스트 마스크(32)로부터 형성된 갭(32a) 내에서 노출된 전극-형성 부분(31)의 폭(W1)을 감소
시키도록 두껍게 형성될 수 있다. 다른 한편, 큰 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽-형성 층(35)은
레지스트 마스크(32)로부터 형성된 갭(32a) 내에서 노출된 전극-형성 부분(31)의 폭(W1)을 증가시키도록 얇게
형성될 수 있다.
[0116] 마지막으로, 전극들(25 및 26) 및 실리콘 산화물 층(27) 상에 위치된 측벽들(37)의 부분들은 예컨대 습[0099]
식 에칭에 의해 제거될 수 있다. 그 후, 전극들(25 및 26) 및 실리콘 산화물 층(27) 상에 위치된 레지스트 마
스크(32)는 스트립핑(stripping)에 의해 제거될 수 있다. 따라서, 도 4에 도시된 바와 같이, 전극들(25 및 26)
사이에 나노-갭(NG)을 가진 나노-갭 전극(21)을 형성하는 것은 가능하다. 이 경우에, 측벽들(37)이 먼저 제거
되고, 그 다음 레지스트 마스크(32)가 제거되는 것을 주의하라. 대안적으로 레지스트 마스크(32)는 먼저 제거
될 수 있고, 그 다음 측벽들(37)이 제거될 수 있다.
[0117] 상기 설명된 구성에서, 갭을 가로질러 서로를 향하는 측면 벽들(33a 및 33b)을 포함하는 레지스트 마스[0100]
크(32)는 전극-형성 부분(31) 상에 형성될 수 있고, 측벽들(37)은 레지스트 마스크(32)의 양쪽 측면 벽들(33a
및 33b) 상에 개별적으로 형성될 수 있고, 전극 형성 부분(31)은 측벽들(37) 사이에서 노출되고, 그 다음 측벽
들(37) 사이에서 노출된 전극-형성 부분(31)이 제거되어 나노-갭(NG)을 형성할 수 있다.
[0118] 상기 설명된 바와 같은 그런 제조 방법에서, 레지스트 마스크(32)로부터 형성된 갭(32a)의 폭(W2)에 더[0101]
하여, 각각의 측벽(37)의 막 두께를 조절함으로써 원하는 폭(W1)을 가진 나노-갭(NG)을 형성하는 것이
가능하다. 게다가, 측벽들(37)은 이 제조 방법에서 레지스트 마스크(32)로부터 형성된 측면 벽들(33a 및 33b)
상에 형성될 수 있고, 그러므로, 레지스트 마스크(32)로부터 형성된 갭(32a)의 폭(W2)은 측벽들(37)의 막 두께
들 만큼에 의해 더 작게 만들어질 수 있다. 따라서, 패터닝된 레지스트 마스크(32)에 형성된 갭(32a)의 폭(W
2)보다 훨씬 더 작은 폭(W1)을 가진 나노-갭(NG)을 형성하는 것이 가능하다.
[0119] 상기 설명된 구성에 따라, 측벽들(37)의 막 두께들에 의해 조절된 폭(W1)을 가진 나노-갭(NG)은 마스크[0102]
의 일부로서 전극-형성 부분(31) 상에 배치된 측벽들(37)을 사용하여 전극-형성 부분(31) 상에 형성될 수 있다.
결과적으로, 종래의 나노-갭과 폭(W1)이 동일한 나노-갭(NG)뿐 아니라, 종래의 리소그래픽 기술들을 사용하여
형성된 종래의 나노-갭보다 폭(W1)이 훨씬 더 작은 나노-갭(NG)을 형성하는 것이 가능하다.
[0120] 일부 경우들에서, 갭(32a)을 가진 레지스트 마스크(32)는 전극-형성 부분(31) 상에 직접 형성될 수[0103]
있다. 다른 실시예들에서, 하드 마스크가 형성될 수 있는 표면상의 전극-형성 부분은 하드 마스크에 갭을 가진
갭-형성 마스크를 형성하기 위하여 사용될 수 있고, 갭-형성 마스크는 하드 마스크에 의해 형성된 갭에서 전극-
형성 부분 상에 배치될 수 있다.
[0121] 이 실시예에서, 레지스트 마스크(32)로부터 형성된 양쪽 측면 벽들(33a 및 33b) 상에 형성된 측벽들(37)[0104]
사이에 노출된 하드 마스크 재료만이 하드 마스크에 갭을 형성하기 위하여 제거될 수 있다. 그 다음, 측벽들
(37) 사이에 위치된 하드 마스크의 갭을 통한 전극-형성 부분(31)의 일부는 예컨대 건식 에칭에 의해 제거될 수
있고, 이에 의해 측벽들(37) 사이에 나노-갭(NG)이 형성된다.
[0122] 또한 본원에 설명된 바와 같이, 레지스트 마스크(32)는 마스크로서 적용될 수 있다. 다른[0105]
실시예들에서, 레지스트 외에 다양한 재료들 중 하나로 만들어진 마스크는, 갭이 형성될 수 있고 측벽들이 갭의
측면 벽들 상에 형성될 수 있다면, 적용될 수 있다. 결과적으로 제조될 나노-갭 전극이, 도 7c에 도시된 바와
같이 측벽들(37)이 제거되기보다 적소에 남겨질 수 있는 나노-갭 전극일 수 있다는 것을 주의하라.
대안적으로, 측벽들은 추후 프로세스의 부분으로서 제거될 수 있다. 일부 실시예들에서, 레지스트 마스크(32)
는 적소에 남겨질 수 있고; 대안으로서, 레지스트 마스크(32)는 제거될 수 있다.
[0123] 도 4에 도시된 나노-갭 전극(21)을 제조하기 위한 대안적인 방법들이 본원에 설명된다. 일부 실시예들[0106]
에서, 미리 결정된 형상을 가질 수 있는 전극-지지 부분들(28 및 29)이 실리콘 산화물 층(27)에 인접하게 형성
될 수 있는 기판이 먼저 준비될 수 있다. 그 다음, 탄소 나노튜브로 만들어진 전극-형성 부분(31)은 도 5에 도
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시된 바와 같이, 전극-지지 부분들(28 및 29)의 팽창된 전극 부분들(28b 및 29b) 위에서 브리지하도록, 실리콘
산화물 층(27)의 표면 위의 하나의 전극-지지 부분(28)의 표면으로부터 다른 전극-지지 부분(29)의 표면까지 형
성 또는 적용될 수 있다.
[0124] 다른 실시예들에서, 전극-형성 부분(31)은 금, Pt 또는 다른 금속 또는 합금 나노와이어들을 포함할 수[0107]
있거나, 반도체 나노와이어들을 포함할 수 있고, 여기서 나노와이어들은 나노미터의 직경을 가질 수 있거나, 몇
나노미터만큼 크거나 또는 그 보다 큰 직경을 가질 수 있다.
[0125] 다른 실시예들에서, 전극 형성 부분(31)은 금속 또는 합금 또는 반도체의 얇은 층(예컨대, 모노층[0108]
(monolayer))을 포함할 수 있다. 추후, 예컨대 레지스트 재료로 만들어진 측벽-형성 마스크(40)의 층은 전극-
형성 부분(31) 및 실리콘 산화물 층(27) 상에 막으로서 형성될 수 있다. 그 후, 측벽-형성 마스크(40)는 포토
리소그래픽 기술을 사용하여 패터닝될 수 있다. 결과적으로, 도 5의 섹션(B-B')의 측 단면 구성을 도시하는 도
8a에 도시된 바와 같이, 측벽-형성 마스크(40)의 측면 벽(40a)은, 도 4에 도시된 바와 같이 전극-형성 부분(3
1)의 나노-갭(NG)이 형성될 구역과 정렬하여 전극-형성 부분(31) 및 실리콘 산화물 층(27) 상에 형성될 수
있다.
[0126] 추후, 측벽-형성 층(도시되지 않음)은 측벽-형성 마스크(40) 및 전극-형성 부분(31)의 노출된 부분들 및[0109]
전극-형성 부분(31)의 재료와 상이한 티타늄(Ti) 또는 실리콘 질화물(SiN) 같은 재료를 포함할 수 있는 실리콘
산화물 층(27) 상에 막으로서 형성될 수 있다. 그 후, 측벽-형성 층은 측벽-형성 마스크(40)의 측면 벽(40a)을
따라 측벽-형성 층의 일부를 남기도록 건식 에칭에 의해 에칭 백될 수 있다. 따라서, 측벽(37)은 도 8a에 도시
된 바와 같이, 측벽-형성 마스크(40)의 측면 벽(40a)을 따라 형성될 수 있다. 이런 방식으로 형성된 측벽(37)
이 측벽-형성 마스크(40)의 측면 벽(40a)의 정점으로부터 전극-형성 부분(31) 및 실리콘 산화물 층(27) 쪽으로
점진적으로 두꺼워질 수 있다는 것을 주의하라. 따라서, 측벽(37)의 최대 두께는 결국에 형성될 나노-갭(NG)의
폭(W1)일 수 있다.
[0127] 추후, 도 8a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0110]
도 8b에 도시된 바와 같이, 측벽-형성 마스크(40)는 전극-형성 부분(31) 상에 수직으로 만들어진 측벽(37)을 남
기도록 제거될 수 있다. 그런 경우 측벽은 독립형 측벽일 수 있다. 독립형 측벽은 약 10 나노미터(nm), 5 nm,
4 nm, 3 nm, 2 nm, 1 nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm 또는 0.5 nm 또는 그 미만의 폭을 가질 수 있다.
도 8b의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 8c를 참조하
여, 갭-형성 마스크로서 역할을 할 수 있는 레지스트 마스크(41)는 전극-형성 부분(31) 및 실리콘 산화물 층
(27) 상에 형성될 수 있다. 상기 설명된 바와 같이 그런 레지스트 마스크(41)는 전극-형성 부분(31) 및 실리콘
산화물 층(27)의 노출된 부분들 상에 레지스트 코팅 재료를 코팅하고 레지스트 코팅 재료를 경화함으로써 형성
될 수 있다. 여기서, 레지스트 마스크(41)를 형성하도록 선택될 수 있는 레지스트 코팅 재료는 점성이 낮을 수
있다. 따라서, 예컨대 전극-형성 부분(31) 및 실리콘 산화물 층(27) 상에 코팅될 때 레지스트 코팅 재료가 측
벽(37)의 상부 부분에 부착되더라도, 재료는 원심력으로 균일한 막으로 형성될 때 재료 자체의 무게, 및 웜심력
등으로 인해 측벽(37)의 상부 부분에서 떨어져 나간다. 따라서, 측벽(37)의 상부 부분은 레지스트 코팅 재료에
매몰되지 않고 노출될 수 있다. 결과적으로, 측벽(37)의 상부 부분은 레지스트마스크(41)의 표면 밖으로 노출
될 수 있다.
[0128] 레지스트 코팅 재료의 점성이 높고 측벽(37)의 상부 부분에 부착하는 레지스트 코팅 재료의 일부가 그[0111]
위에서 경화하고, 그러므로 전체로서 측벽(37)이 레지스트 마스크(41)로 커버되거나, 레지스트 마스크(41)가 큰
막 두께를 가지며 그러므로, 전체로서 측벽(37)이 레지스트 마스크(41)로 커버되면, 측벽(37)의 상부 부분은 도
8c에 도시된 바와 같이 레지스트 마스크(41)를 에칭 백함으로써 레지스트 마스크(41)의 표면에서 노출될 수 있
다는 것을 주의하라.
[0129] 추후, 도 8c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0112]
도 9a에 도시된 바와 같이, 노출될 수 있는 상부 부분은 측벽(37)이 위치되는 레지스트 마스크(41)의 구역에 갭
(42)을 형성하도록, 예컨대 습식 에칭에 의해 제거될 수 있다. 따라서, 전극-형성 부분(31)은 갭(42)을 통해
노출될 수 있다. 그 다음 도 9a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해
나타내지는 도 9b에 도시된 바와 같이, 레지스트 마스크(41)의 갭(42)을 통해 노출된 전극-형성 부분(31)의 일
부는 예컨대 건식 에칭에 의해 제거될 수 있고, 이에 의해 나노-갭(NG)이 형성되고 여기서 전극들(25 및 26)은
전극-형성 부분(31) 상 나노-갭(NG)을 가로질러 서로 대향하여 배치된다.
[0130] 전극-형성 부분(31)이 본원에 설명된 바와 같이 레지스트 마스크(41)의 갭(42)을 통해 노출될 수 있는[0113]
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폭은 추후 형성될 도 4에 도시된 바와 같은 나노-갭(NG)의 폭(W1)으로서 역할을 한다. 따라서, 측벽-형성 마스
크(40)의 측면 벽(40a) 상에 측벽-형성 층을 형성하는 프로세스에서, 측벽-형성 층의 막 두께는 나노-갭(NG)의
원하는 폭(W1)에 따라 선택될 수 있다. 즉, 작은 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽-형성 층은 레
지스트 마스크(41)의 갭(42)을 통하여 노출된 전극-형성 부분(31)의 폭을 감소시키도록 얇게 형성될 수 있다.
다른 한편, 큰 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽-형성 층은 레지스트 마스크(41)의 갭(42)을 통하
여 노출된 전극-형성 부분(31)의 폭을 증가시키도록 두껍게 형성될 수 있다.
[0131] 마지막으로, 전극들(25 및 26) 및 실리콘 산화물 층(27) 상에 위치된 레지스트 마스크(41)는 예컨대 스[0114]
트립핑에 의해 제거될 수 있다. 따라서 도 4에 도시된 바와 같이 전극들(25 및 26) 사이에 나노-갭(NG)을 가진
나노-갭 전극(21)을 형성하는 것은 가능하다. 다른 실시예들에서, 레지스트 마스크(41)가 적소에 남겨질 수 있
고, 예컨대 전극들(25 및 26)과 상호작용하도록 DNA가 이동할 수 있는 채널로서 사용될 수 있다.
[0132] 상기 설명된 구성에서, 측벽(37)은 전극-형성 부분(31) 상에 배치된 측벽-형성 마스크(40)의 측면 벽[0115]
(40a) 상에 형성될 수 있고, 그 다음 측벽-형성 마스크(40)는 측벽(37)을 수직으로 만들기 위하여 제거될 수 있
다. 레지스트 마스크(41)는 측벽(37)을 둘러싸도록 형성될 수 있다. 그 다음, 레지스트 마스크(41)에 의해 둘
러싸인 측벽(37)은 레지스트 마스크(41) 내에 갭(42)을 형성하고 갭(42)을 통하여 전극-형성 부분(31)을 노출시
키도록 제거될 수 있다. 그 후, 갭(42)을 통하여 노출된 전극-형성 부분(31)의 임의의 부분(들)은 갭(42) 내에
나노-갭(NG)을 형성하도록 제거될 수 있다.
[0133] 본원에 설명된 바와 같은 그런 제조 방법에서, 레지스트 마스크(41)에 형성될 갭(42)의 폭은 각각의 측[0116]
벽(37)의 막 두께를 조절함으로써 조절될 수 있다. 결과적으로, 갭(42) 내에 형성될 나노-갭(NG)은 원하는 폭
(W1)으로 형성될 수 있다. 게다가, 측벽(37)이 극히 작은 막 두께로 형성될 수 있기 때문에, 측벽(37)의 두께
에 대응하는 극히 작은 폭(W1)을 가진 나노-갭(NG)을 형성하는 것이 가능하다.
[0134] 상기 설명된 구성에 따라, 측벽들(37)의 막 두께들에 의해 조절되는 폭(W1)을 가진 나노-갭(NG)은 마스[0117]
크로서 전극-형성 부분(31) 상에 배치된 측벽(37)을 사용하여 전극-형성 부분(31) 상에 형성될 수 있다. 결과
적으로, 종래의 나노-갭과 폭(W1)이 동일한 나노-갭(NG)뿐 아니라, 종래의 나노-갭보다 폭(W1)이 훨씬 더 작은
나노-갭(NG)을 형성하는 것이 가능하다.
[0135] 상기 본원에 설명된 바와 같이 측벽(37)을 형성하도록 측벽-형성 마스크(40)의 측면 벽(40a)을 따라 남[0118]
아 있게 만들어진 측벽-형성 층이 벽 형상으로 수직으로 만들어질 수 있는 것을 주의하라. 다른 실시예들에서,
측벽-형성 마스크(40) 상의 측벽-형성 층만이 측벽-형성 마스크(40)의 측면 벽(40a)을 따라 측벽-형성 층을 남
기도록 제거될 수 있다. 게다가, 측벽-형성 층은 실리콘 산화물 층(27) 및 전극-형성 부분(31) 상에 남겨지도
록 만들어질 수 있고 여기서 측벽-형성 마스크(40)는 존재하지 않는다. 따라서, 단면이 L 형상을 가지는 바닥
표면을 가진 측벽이 형성될 수 있다.
[0136] 갭-형성 마스크로서 역할을 하는 측벽-형성 마스크(40) 및 레지스트 마스크(41)는 레지스트 재료로 형성[0119]
될 수 있다. 다른 실시예들에서 측벽-형성 마스크(들) 및 갭 형성 마스크(들)은 다양한 다른 재료들로 형성될
수 있다.
[0137] 본 개시는 도 4에 도시된 바와 같이 나노-갭 전극(21)을 제조하기 위한 방법들을 제공한다. 도 4에 도[0120]
시된 나노-갭 전극(21)의 구성의 설명은 이전 설명을 다시 하는 것을 회피하기 위하여 여기서 생략될 것이라는
것을 주의하라. 일부 실시예들에서, 미리 결정된 형상을 가진 전극-지지 부분들(28 및 29)이 실리콘 산화물 층
(27)에 인접하게 형성되는 기판이 먼저 준비될 수 있다. 그 다음, 탄소 나노튜브로 만들어진 전극-형성 부분
(31)은 도 5에 도시된 바와 같이 전극-지지 부분들(28 및 29)의 팽창된 전극 부분들(28b 및 29b) 위에서 브리지
하도록, 실리콘 산화물 층(27)의 표면을 가로질러 하나의 전극-지지 부분의 표면으로부터 다른 전극-지지 부분
(29)의 표면까지 형성될 수 있다.
[0138] 게다가, 측벽이 습식 에칭에 의해 제거되는 이후 설명되는 제조 과정에서 탄소 나노튜브를 포함할 수 있[0121]
는 전극-형성 부분(31)이 에칭되는 것을 방지하기 위하여, 예컨대 실리콘 질화물(SiN)로 만들어질 수 있는 에칭
-스톱 막(도시되지 않음)은 전극-형성 부분(31) 및 실리콘 산화물 층(27) 상에 형성될 수 있다.
[0139] 추후, 예컨대 폴리실리콘 또는 비결정질 실리콘으로 만들어질 수 있는 층-형 제 1 갭-형성 마스크는 CVD[0122]
방법 등에 의해 전극-형성 부분(31) 및 실리콘 산화물 층(27) 상에 에칭-스톱 막에 대한 막으로서 형성될 수 있
다. 그 후, 제 1 갭-형성 마스크는 포토리소그래픽 기술을 사용하여 패터닝될 수 있다. 결과적으로, 도 5의
섹션(B-B')의 측 단면도를 가진 디바이스를 제조하는 방법을 묘사하는 도 10a에 도시된 바와 같이, 제 1 갭-형
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성 마스크(45)의 측면 벽(45a)은, 도 4에 도시된 바와 같이 전극-형성 부분(31)의 나노-갭(NG)이 형성될 수 있
는 구역과 정렬하여 전극-헝성 부분(31) 및 실리콘 산화물 층(27) 상에 위치될 수 있는 에칭-스톱 막(도시되지
않음) 상에 형성될 수 있다.
[0140] 추후, 예컨대 전극-형성 부분(31)의 재료와 상이한 재료일 수 있는 예컨대 실리콘 산화물로 만들어질 수[0123]
있는 측벽-형성 층(도시되지 않음)은 전극-형성 부분(31) 및 실리콘 산화물 층(27) 및 제 1 갭-형성 마스크(45)
상에 에칭-스톱 막에 대한 막으로서 형성될 수 있다. 그 후, 측벽-형성 층은 제 1 갭-형성 마스크(45)의 측면
벽(45a)을 따라 측벽-형성 층을 남기기 위해 건식 에칭에 의해 에칭 백될 수 있다. 따라서, 측벽(37)은 도 10a
에 도시된 바와 같이 제 1 갭-형성 마스크(45)의 측면 벽(45a)을 따라 형성될 수 있다. 이런 방식으로 형성된
측벽(37)이 제 1 갭-형성 마스크(45)의 측면 벽(45a)의 정점으로부터 전극-형성 부분(31) 및 실리콘 산화물 층
(27) 및 에칭-스톱 층 쪽으로 점진적으로 두꺼워질 수 있다는 것을 주의하라. 따라서, 측벽(37)의 최대 두께는
추후에 형성될 나노-갭(NG)의 폭(W1)일 수 있다.
[0141] 추후에, 도 10a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지[0124]
는 도 10b에 도시된 바와 같이, 예컨대 폴리실리콘 또는 비결정질 실리콘으로 만들어질 수 있는 제 2 갭-형성
마스크(46)는 CVD 방법 등에 의해 전극-형성 부분(31) 및 실리콘 산화물 층(27) 상에, 측벽(37) 상에 그리고 제
1 갭-형성 마스크(45) 상에 위치된 에칭-스톱 막(도시되지 않음)에 대한 막으로서 형성될 수 있다.
[0142] 그 다음, 제 1 갭-형성 마스크(45) 및 측벽(37), 제 1 갭-형성 마스크(45) 및 측벽(37)을 커버하는 제[0125]
2 갭-형성 마스크(46)의 구역들은 CMP 같은 평탄화 프로세싱에 의해 폴리싱될 수 있고 오버-폴리싱될 수 있다.
따라서, 제 1 갭-형성 마스크(45), 측벽(37) 및 제 2 갭-형성 마스크(46)의 표면들은, 도 10b의 구성 엘리먼트
들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 10c에 도시된 바와 같이 노출될 수
있다.
[0143] 일부 실시예들에서, 제 1 갭-형성 마스크(45) 및 제 2 갭-형성 마스크(46) 사이의 측벽(37)의 단면이 실[0126]
질적으로 사각형 형상으로 형성될 수 있을 때까지 평탄화 프로세싱 동작에서, 측벽(37)의 측 표면의 크게 경사
진 상부 구역은 폴리싱될 수 있고 제 1 갭-형성 마스크(45), 측벽(37) 및 제 2 갭-형성 마스크(46)는 폴리싱될
수 있고, 그리고 오버-폴리싱될 수 있다. 일부 실시예들에서, 평탄화 프로세싱 동작이 수행될 때 제 1 갭-형성
마스크(45), 측벽(37), 및 제 2 갭-형성 마스크(46)의 표면들이 노출될 수 있으면, 제 1 갭-형성 마스크(45) 및
측벽(37)을 커버하는 제 2 갭-형성 마스크(46)의 구역들만 폴리싱될 수 있다는 것을 주의하라.
[0144] 추후, 도 10c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0127]
도 11a에 도시된 바와 같이, 제 1 갭-형성 마스크(45) 및 제 2 갭-형성 마스크(46) 사이에 위치된 측벽(37)은
측벽(37)과 동일한 폭인 갭(49)을 형성하기 위하여 예컨대 습식 에칭에 의해 제거될 수 있다. 따라서, 전극-형
성 부분(31) 상의 에칭-스톱 막(도시되지 않음)은 갭(49)을 통하여 노출될 수 있다.
[0145] 그 다음, 도 11a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지[0128]
는 도 11b에 도시된 바와 같이, 제 1 갭-형성 마스크와 제 2 갭-형성 마스크(46) 사이의 갭(49)을 통하여 노출
된 에칭-스톱 막(도시되지 않음) 및 전극-형성 부분(31)의 부분들은 예컨대 건식 에칭에 의해 제거될 수 있고,
이에 의해 나노-갭(NG) 및 전극-형성 부분(3)의 나노-갭(NG)을 가로질러 서로 대향하여 배치된 전극들(25 및
26)이 형성된다.
[0146] 상기 설명된 바와 같이 제 1 갭-형성 마스크(45)와 제 2 갭-형성 마스크(46) 사이에 위치된 갭(49) 내의[0129]
전극-형성 부분(31)의 폭은 추후에 형성될 도 4에 도시된 바와 같은 나노-갭(NG)의 폭(W1)으로서 역할을 한다.
따라서, 제 1 갭-형성 마스크(45)의 측면 벽(45a) 상에 측벽-형성 층을 형성하는 프로세스에서, 측벽-형성 층의
막 두께는 나노-갭(NG)의 원하는 폭(W1)에 따라 선택될 수 있다. 즉, 작은 폭(W1)을 가진 나노-갭(NG)이 형성
될 때, 측벽-형성 층은 제 1 갭-형성 마스크(45) 및 제 2 갭-형성 마스크(46) 사이에서 갭(49) 내에서 노출된
전극-형성 부분(31)의 폭을 감소시키도록 얇게 형성될 수 있다. 다른 한편, 큰 폭(W1)을 가진 나노-갭(NG)이
형성될 때, 측벽-형성 층은 제 1 갭-형성 마스크(45)와 제 2 갭-형성 마스크(46) 사이의 갭(49) 내에서 노출된
전극-형성 부분(31)의 폭을 증가시키기 위하여 두껍게 형성될 수 있다.
[0147] 마지막으로, 전극들(25 및 26) 및 실리콘 산화물 층(27) 상에 위치된 제 1 갭-형성 마스크(45) 및 제 2[0130]
갭-형성 마스크(46)는 예컨대 습식 에칭에 의해 제거될 수 있다. 따라서, 도 4에 도시된 바와 같이 전극들(25
및 26) 사이에 나노-갭(NG)을 가진 나노-갭 전극(21)을 형성하는 것이 가능하다.
[0148] 상기 설명된 구성에서, 측벽(37)은 전극-형성 부분(31) 상에 배치된 제 1 갭-형성 마스크(45)의 측면 벽[0131]
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(45a) 상에 형성될 수 있고, 그 다음 제 2 갭-형성 마스크(46)는 측벽(37)에 인접하도록 형성될 수 있다. 따라
서, 측벽(37)은 제 1 갭-형성 마스크(45)와 제 2 갭-형성 마스크(46) 사이에 배치될 수 있다. 그 다음, 갭-형
성 마스크(45), 측벽(37), 및 제 2 갭-형성 마스크(46)의 표면들은 노출될 수 있고, 측벽(37)은 제거되어 제 1
갭-형성 마스크(45) 및 제 2 갭-형성 마스크(46) 사이에서 갭(49)이 형성될 수 있다. 따라서, 나노-갭(NG)은
갭(49) 내의 전극-형성 부분(31)의 일부를 제거함으로써 형성될 수 있다.
[0149] 본원에 설명된 바와 같은 그런 제조 방법에서, 측벽(37)이 막 두께를 조절함으로써 원하는 폭(W1)을 갖[0132]
는 나노-갭(NG)을 형성하는 것이 가능하다. 게다가, 측벽(37)은 극히 작은 막 두께로 형성될 수 있다. 그러므
로 측벽(37)의 두께에 대응하는 극히 작은 폭(W1)을 가진 나노-갭(NG)을 형성하는 것이 가능하다. 게다가, 종
래의 제조 방법에서와 달리, 이 제조 방법은 나노-갭(NG)을 형성할 대 금속 마스크를 패터닝하는 것을 요구하지
않는다. 그러므로 과도한 노력 없이 나노-갭(NG)을 형성하는 것이 가능하다.
[0150] 상기 설명된 구성에 따라, 측벽(37)의 막 두께에 의해 조절되는 폭(W1)을 가진 나노-갭(NG)은 마스크로[0133]
서 전극-형성 부분(31) 상에 배치된 측벽(37)을 사용하여 전극-형성 부분(31)에 형성될 수 있다. 결과적으로,
종래의 나노-갭과 동일한 폭(W1)인 나노-갭(NG)뿐 아니라, 종래의 나노-갭보다 폭(W1)이 훨씬 더 작은 나노-갭
(NG)을 형성하는 것이 가능하다.
[0151] 일부 경우들에서, 제 2 갭-형성 마스크(46)는 도 10b에 도시된 바와 같이 제 1 갭-형성 마스크(45) 상에[0134]
직접 형성될 수 있다. 다른 실시예들에서, 하드 마스크가 형성되는 표면상의 제 1 갭-형성 마스크(45)는 제 1
갭-형성 마스크(45) 상에 제 2 갭-형성 마스크(46)를 직접 형성하지 않고 사용될 수 있다. 심지어 이 경우에,
제 1 갭-형성 마스크(45)와 제 2 갭-형성 마스크(46) 사이에 측벽(37)을 배치하는 것이 가능하다. 결과적으로,
측벽(37)을 제거함으로써 제 1 갭-형성 마스크(45)와 제 2 갭-형성 마스크(46) 사이에 갭(49)을 형성하는 것이
가능하다.
[0152] 본 발명이 본 실시예들로 제한되는 것이 아니라, 본 발명의 청구 대상의 범위 내에서 다양한 다른 방식[0135]
들로 수정되고 수행될 수 있다는 것이 주의 되어야 한다. 예컨대, 다양한 재료들은 전극들(5 및 6)(25 및 26),
기판(2), 실리콘 산화물 층(4)(27) 측벽(11)(37) 등의 재료들로서 사용될 수 있다. 게다가, 제 1 전극-형성 부
분(9), 제 2 전극-형성 부분(12), 및 전극들(5 및 6)은 다양한 형상들을 가질 수 있다. 마찬가지로, 전극-형성
부분(31) 및 전극들(25 및 26)은 다양한 형상들을 가질 수 있다.
[0153] 예컨대, 전극-형성 부분(31)이 탄소 나노튜브로 만들어지는 것으로 설명되었지만, 본 발명은 이들 실시[0136]
예들로 제한되지 않는다. 예컨대, 전극-형성 부분은 단순한 직사각형 고체 및 원주 형상들을 포함하여 다양한
다른 형상들 중 하나를 가진 금속 재료로 형성될 수 있다.
[0154] 여기서, 도 6 및 도 7의 설명들과 연관하여 설명된 바와 같이 제조 방법의 설명이 이루어질 것이다. 예[0137]
컨대, 직사각형 고체-형상 금속 재료로 만들어진 전극-형성 부분이 전극-형성 부분으로서 적용될 수 있다면, 개
구(32a)를 가진 레지스트 마스크(32)는 직사각형 고체-형상 전극형성 부분(들) 상에 배치될 수 있고, 측벽들
(37)은 레지스트 마스크(32)의 양쪽 측면 벽들(33a 및 33b)을 따라 형성될 수 있고, 그리고 측벽들(37) 사이에
서 노출된 전극-형성 부분의 일부는 제거될 수 있다. 따라서, 나노-갭(NG)을 가로질러 서로 대향하게 배치된
직사각형 고체-형상 전극들과 측벽들(37) 사이에 나노-갭(NG)을 형성하는 것은 가능하다.
[0155] 도 6-도 11을 참조하여, 전극-지지 부분들(28 및 29)은 기판상의 실리콘 산화물 층(27)에 인접하여 형성[0138]
될 수 있고 전극-형성 부분(31)은 전극-지지 부분들(28 및 29)의 표면들 상에 배치될 수 있다. 대안적으로, 다
양한 형상들을 가진 전극-형성 부분은, 전극-지지 부분들(28 및 29)이 기판상의 실리콘 산화물 층(27)에 인접하
여 배치되는 것이 아니라, 단순히 실리콘 산화물 층이 제공될 수 있거나 단지 실리콘 기판만을 포함할 수 있는
기판상에 배치될 수 있다. 대안적으로, 전극-형성 부분은 기판상에 배치될 수 있고, 전극-지지 부분들은 그 양
쪽 측 상에서 전극-형성 부분의 상부 부분들 상에 돌출하여 형성될 수 있다. 따라서, 실시예들은, 전극-형성
부분이 기판상에서 서로를 향하도록 배치된 2개의 전극-지지 부분들 사이에 위치되는 구성을 가질 수 있다.
[0156] 게다가, 상기 설명된 실시예들에서, 싱글-스트랜디드 DNA가 적어도 부분적으로 전극들(5 및 6)(25 및[0139]
26) 사이의 나노-갭(NG)을 거쳐 통과될 수 있고, 싱글-스트랜디드 DNA의 염기들이 전극들(5 및 6)(25 및 26) 사
이의 나노-갭(NG)을 거쳐 통과할 때 전극들(5 및 6)(25 및 26)을 가로질러 흐르는 전류(들)의 값들이 전류계로
측정될 수 있는 나노-갭 전극(1)(21)의 설명이 이루어졌다. 그러나, 본 발명은 이들 실시예들로 제한되지 않는
다. 나노-갭 전극은 다양한 다른 애플리케이션들에 사용될 수 있다. 일부 실시예들에서, 나노-갭은 더블 스트
랜디드 DNA에 활용될 수 있고, 그러므로 더블 스트랜디드 DNA의 측정에 더 적당할 수 있는 상이한 치수를 가지
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도록 제조될 수 있다. 다른 실시예들에서, 나노-갭은 아미노산들, 지방질들, 또는 탄수화물들 같은 다른 생체
분자들에 활용될 수 있고, 따라서 각각의 타입의 생체분자에 적당한 폭으로 제조될 수 있다.
[0157] 도 6-도 11을 수반한 설명에서, 측면 벽의 정점으로부터 실리콘 산화물 층(27) 쪽으로 점진적으로 두꺼[0140]
워지도록 형성될 수 있는 측벽(11 또는 37)이 측벽으로서 적용될 수 있는 방법들이 설명되었다. 다른 실시예들
에서, 막 형성 위치에 따라 막 두께가 상이한 측벽-형성 층은 등각 방식으로 측벽 상에 막을 형성하지 않고 다
양한 막-형성 조건들(온도, 압력, 사용된 가스, 유량비 등) 하에서 형성될 수 있다. 따라서, 정점으로부터 실
리콘 산화물 층을 향해 점진적으로 얇도록 형성되는 측벽에 적용된 막이 있을 수 있거나, 측벽의 폭은 정점과
실리콘 산화물 층 사이의 중간 위치 또는 다양한 다른 위치들에서 최대 폭을 가질 수 있다.
[0158] 본 개시는 전극들(5 및 6) 사이에 나노-갭(NG)을 가진 나노-갭 전극(1)을 제조하기 위한 방법을 제공한[0141]
다. 실리콘 산화물 층(4)이 실리콘 기판(3) 상에 형성될 수 있는 기판(2)이 먼저 준비될 수 있다. 추후 전극
형성 층(79)이 부가될 수 있고 예컨대 실리콘 질화물(SiN)로 만들어지고 측면 벽(72a)을 가진 제 1 마스크(72)
는 포토리소그래픽 기술을 사용하여 전극 형성 층(79)의 미리 결정된 구역상에 형성될 수 있다.
[0159] 추후, 도 12a에 도시된 바와 같이, 전극 형성 층(79)의 표면의 재료(티타늄 질화물을 포함할 수 있음)와[0142]
상이한 티타늄(Ti) 같은 재료로 만들어진 측벽-형성 층(80)은 예컨대 화학 기상 증착(CVD) 기술에 의해 전극-형
성 부분(79) 및 기판(2)의 노출된 부분들 상에 막으로서 형성될 수 있다. 이때, 측벽-형성 층(80)은 제 1 마스
크(72)의 측면 벽(72a)을 다라 형성될 수 있다. 측면 벽(72a) 상에 형성될 측벽-형성 층(80)의 막 두께는 나노
-갭(NG)의 원하는 폭(W1)에 따라 선택될 수 있다. 즉, 작은 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽-형
성 층(80)은 작은 막 두께로 형성될 수 있다. 다른 한편, 큰 폭(W1)을 가진 나노-갭(NG)이 형성될 때, 측벽-형
성 층(80)은 큰 막 두께로 형성될 수 있다.
[0160] 추후, 도 12b에 도시된 바와 같이 제 1 마스크(72) 및 전극 형성 층(79)의 노출된 부분들 상에 막 형성[0143]
된 측벽-형성 층(80)은 제 1 마스크(72)의 측면 벽(72a)을 따라 측벽-형성 층(80)의 일부를 남기도록 예컨대 건
식 에칭에 의해 애칭될 수 있다. 에칭 프로세스는 기판(2)에 관하여 수직이도록 구성될 수 있거나, 측벽-형성
층(80)의 일부가 제 1 마스크(72)의 측면 벽(72a)이 적어도 부분적으로 에칭으로 보호될 수 있도록 각이 이루어
질 수 있다.
[0161] 추후, 도 12c에 도시된 바와 같이, 제 2 마스크(73)는 예컨대 스퍼터링 방법에 의해 증착될 수 있다.[0144]
[0162] 추후, 도 12d에 도시된 바와 같이 제 1 마스크(72) 및 측벽 형성 층(80)뿐 아니라 제 2 마스크(73)의 구[0145]
역들은 CMP(화학 및 기계적 폴리싱) 같은 평탄화 프로세싱에 의해 폴리싱될 수 있거나 오버 폴리싱될 수 있다.
[0163] 추후, 도 13a(중앙 단면도) 및 도 13b(평면도)에 도시된 바와 같이 레지스트의 층은 적용되고 패터닝될[0146]
수 있다. 그 다음 패터닝된 레지스트(74)에 노출되어 남겨진 제 1 마스크(72) 및 제 2 마스크(73)의 부분들은
에칭 제거될 수 있다. 그 다음 패터닝된 레지스트(74)는 제거될 수 있어서 도 13c(중앙 단면도) 및 도 13d(평
면도)에 도시된 바와 같이 남아있는 마스크 층들이 노출된다. 그 다음 남아있는 제 1 마스크(72) 및 남아있는
제 2 마스크(73)는 전극 형성 층(79)을 에칭하기 위하여 사용될 수 있고 추후 도 13e(중앙 단면도) 및 도 13f
(평면도)에 도시된 바와 같이 제거될 수 있고 도 1에 도시된 바와 같은 구조가 생성된다.
[0164] 도 14에서, 참조 번호(1)는 본 발명의 일 실시예에 따른 나노-갭 전극을 나타낸다. 이 나노-갭 전극[0147]
(1)에서, 대향하는 전극들(15 및 16)은 기판(2) 상에 배치될 수 있다. 나노스케일(예컨대, 1000 nm보다 크지
않음)일 수 있는 최소 폭(W1)을 가진 중공 갭(G1)은 이들 전극들(15 및 16) 사이에 형성될 수 있다. 기판(2)은
예컨대, 실리콘 기판(3) 및 그 위에 형성된 실리콘 산화물 층(4)을 포함할 수 있다. 따라서 기판(2)은, 쌍을
형성하는 2개의 전극들(15 및 16)이 실리콘 산화물 층(4) 상에 형성될 수 있는 구성을 가질 수 있다.
[0165] 일부 실시예들에서, 전극들(15 및 16) 사이에 형성된 갭(G1)은 마스크 폭 갭(G2) 및 마스크 폭 갭(G2)에[0148]
대응하는 폭(W2)보다 좁은 나노-갭(NG)을 포함할 수 있다. 본 발명의 나노-갭 전극(1)은, 제조 과정(이후 설명
됨)에서 사용된 마스크로 형성된 마스크 폭 갭(G2)의 폭(W2)보다 좁은 나노-갭(NG)을 형성하는 것이 가능하다는
점에서 특성화된다. 일부 실시예들에서, 나노-갭(NG)은 0.1 nm 내지 30 nm의 최소 폭(W1), 또는 10 nm보다 크
지 않거나, 5 nm보다 크지 않거나, 2 nm보다 크지 않거나, 1 nm보다 크지 않거나, 또는 0.5 nm보다 크지 않은
폭(W1), 또는 1.5 nm 내지 0.3 nm, 1.2 nm 내지 0.5 nm, 또는 0.9 nm 내지 0.65 nm, 또는 1.2 nm 내지 0.9nm,
또는 1.0 nm 내지 0.8 nm, 또는 0.8 nm 내지 0.7 nm의 폭(W1)으로 형성될 수 있다. 본원에 설명된 폭들은 본
원에 설명된 임의의 나노-갭들에 대한 갭 간격에 활용될 수 있다.
[0166] 실제로, 이들 전극들(15 및 16)의 각각은 티타늄 실리사이드, 몰리브덴 실리사이드, 백금 실리사이드,[0149]
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니켈 실리사이드, 코발트 실리사이드, 팔라듐 실리사이드, 및 니오븀 실리사이드 또는 이들의 결합들을 포함하
는 다양한 타입들의 금속 실리사이드들, 또는 다른 재료들과 실리사이드들의 합금들 중 하나로 형성될 수 있거
나, 반도체들의 도핑에 흔히 사용될 수 있는 바와 같은 다양한 재료들로 도핑될 수 있는 실리사이드들을 포함할
수 있다. 전극들(15 및 16)은 동일한 구성을 가질 수 있고 기판(2) 상에서 나노-갭(NG)을 가로질러 양방향으로
대칭으로 형성될 수 있다. 전극 부분들(15 및 16)의 개별 단부들에서 측벽들(15a 및 16a)은 나노-갭(NG)을 가
로질러 서로 대향하여 배치될 수 있다. 실제로, 일부 실시예들에서, 전극들(15 및 16)은 직사각형 고체들로 구
성될 수 있고, 이의 길이방향 단면은 사각형이고 이의 길이방향은 y-방향으로 연장될 수 있다. 전극들(15 및
16)은, 자신의 장측 중앙 축들이 동일한 y-축 직선상에 포지셔닝되고, 측벽들(15a 및 16a)의 전면 표면들이 서
로를 향하도록 배치될 수 있다.
[0167] 어깨부들(15b 및 16b)은 전극들(15 및 16)의 측벽들(15a 및 16a)의 상부 모서리들에 형성될 수 있는 L[0150]
형상 리세스들을 포함할 수 있다. 게다가, 트레일링 곡선 표면들(15c 및 16c)은 측벽들(15a 및 16a)에 형성된
어깨부들(15b 및 16b)의 바닥 표면으로부터 증가된 하강 거리에 대응하게 점점 완만하게 리세스(recess)한다.
따라서, 전극들(15 및 16) 위에서 브리징하는 사각형 마스크 폭 갭(G2) 및 그 사이의 갭은 어깨부들(15b 및
16b) 사이에 형성될 수 있다. 결과적으로, 나노-갭(NG)은 기판(2)에 더 가까이 점점 넓어지는 전극들의 단부들
사이의 거리에 대응하는 곡선진 표면들(15c 및 16c) 사이에 형성된다.
[0168] 다른 실시예들에서, 마스크 폭 갭(G2)을 형성하는 어깨부들(15b 및 16b) 위 표면은 전극들(15 및 16) 사[0151]
이에 나노-갭(NG)만을 남기도록 예컨대 CMP에 의한 폴리싱에 의해 제거될 수 있다.
[0169] 상기 설명된 바와 같이 구성된 나노-갭 전극(1)에서 전류가 예컨대 전력 원(도시되지 않음)으로부터 전[0152]
극들(15 및 16)에 공급될 수 있고, 전극들(15 및 16)을 가로질러 흐르는 전류의 값들이 전류계(도시되지 않음)
로 측정될 수 있는 것을 주의하라. 따라서, 나노-갭 전극(1)은 단일-스트랜디드 DNA가 전극들(15 및 16)의 길
이 방향 축일 수 있는 y-축에 직교하는 x-방향으로부터, 및/또는 전극들(15 및 16)의 높이 축일 수 있는 z- 방
향으로부터 전극들(15 및 16) 사이의 나노-갭(NG)을 거쳐 통과하게 하고, y-축과 직각으로 교차하게 하고; 전류
계는 싱글-스트랜디드 DNA의 염기들이 전극들(15 및 16) 사이의 나노-갭(NG)을 거쳐 통과할 때 전극들(15 및
16)을 가로질러 흐르는 전류의 값들을 측정하기 위해 활용될수 있고; 그리고 싱글-스트랜디드 DNA를 포함하는
염기들은 전류 값들에 기초하여 결정될 수 있다.
[0170] 일부 실시예들에서, 상기 설명된 바와 같은 나노-갭 전극(1)을 제조하기 위한 방법은, 실리콘 산화물 층[0153]
(4)일 수 있는 층이 실리콘 기판(3)일 수 있는 기판상에 형성될 수 있는 기판(2)이 도 15에 도시된 바와 같이
준비될 수 있는 방법을 포함할 수 있다. 그 다음, 직사각형으로 형상화될 수 있고, 그리고 실리콘으로 만들어
질 수 있고 그리고 y-축으로 연장되는 길이방향 축을 가질 수 있는 전극-형성 부분(18)은 리소그래픽 기술을 사
용하여 실리콘 산화물 층(4) 상에 형성될 수 있다. 추후, 실리콘 질화물(SiN)로 만들어질 수 있는 마스크 층
(19)(도시되지 않음)은 기판(2) 및 전극-형성 부분(18) 상에 막으로서 형성될 수 있고; 이 마스크 층(19)은 표
준 리소그래픽 프로세스들에 의해 패터닝될 수 있는 레지스트 마스크를 사용하여 형성될 수 있다.
[0171] 결과적으로, 직사각형 단면을 가질 수 있고, 실리콘 질화물(SiN)로 만들어질 수 있는 마스크 층(19)은[0154]
전극-형성 부분(18)의 길이방향 축일 수 있는 y-축에 직교하는 x-축을 따라 전극-형성 부분(18) 위에서 브리지
하도록 형성될 수 있다. 전극들(15 및 16)이 형성될 수 있을 때 마스크 층(19)의 폭(W2)이 전극들(15 및 16)
사이에 마스크 폭(G2)을 형성하는 역할을 하는 것을 주의하라. 그러므로, 일부 실시예들에서 마스크 층(19)의
폭(W2)에 대응하는 레지스트 마스크의 폭을 최소화하는 방법을 요구할 수 있는 마스크 층(19)의 폭(W2)을 선택
하기 위하여 레지스트 마스크의 패터닝 방법을 변경하는 것이 바람직할 수 있다.
[0172] 여기서, 나노-갭 전극(1)을 제조하는 프로세스를 설명하기 위하여 도 15의 단면들(A-A' 및 B-B')로 예시[0155]
된 구조들에 대해 관심이 집중될 것이다. 도 16a는 도 15의 단면(A-A')의 구조를 도시하는 반면, 도 16b는 도
15의 단면(B-B')의 구조를 도시한다. 도 16a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번
호들에 의해 나타내지는 도 16c, 및 도 16b의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호
들에 의해 나타내지는 도 16d에 도시된 바와 같이, 티타늄, 몰리브덴, 백금, 니켈, 코발트, 팔라듐 또는 니오븀
같은 금속 엘리먼트들로 만들어질 수 있는 실리사이드-생성 층(52)은 예컨대 스퍼터링에 의해 마스크 층(19) 및
전극-형성 부분(18) 상에 막으로서 형성될 수 있다. 이때, 실리사이드-생성 층(52)이 또한 마스크 층(19) 및
전극-형성 부분(18)에 의해 커버되지 않은 구역들에서 노출될 수 있는 기판(2) 상에 막으로서 형성될 수 있다는
것을 주의하라.
[0173] 추후, 열 처리는 전극-형성 부분(18)을 실리사이드-생성 층(52)과 반응시키기 위하여 수행될 수 있다.[0156]
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따라서, 도 16c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도
16e, 및 도 16d의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도
16f에 도시된 바와 같이, 실리사이드-생성 층(52)과 콘택하는 전극-형성 부분(18)의 부분들은 전극들(15)을 형
성하기 위하여 실리사이드화될 수 있다.
[0174] 일부 경우들에서, 이때 실리사이드-생성 층(52)이 도 16e에 도시된 바와 같이 막으로서 형성되지 않는[0157]
마스크 층(19) 아래 전극-형성 부분(18)의 구역들에서 실리사이드를 형성하는 것은 어려울 수 있다. 실리사이
드-생성 층(52) 금속 엘리먼트(들)는 마스크 층(19)의 양쪽 측면 측들로부터 마스크 층(19) 아래 구역들을 향해
확산되고; 실리사이딩은 또한 실리사이드-생성 층(52)과 직접 콘택하지 않는 마스크 층(19)의 양쪽 측면 부분들
근처 하부 구역들에서 진행한다. 따라서, 전극들(15 및 16)은 마스크 층(19)의 양쪽 측면 측들로부터 마스크
층(19) 아래에 형성될 수 있다. 이 경우, 전극들(15 및 16)은 마스크 층(19)의 양쪽 측면 부분들의 근처로부터
마스크 층(19) 아래로 확산되고, 이에 의해 실리사이드를 형성하는 실리사이드-생성 층(52) 금속 엘리먼트(들)
의 결과로서 아래 마스크 층(19)에 형성될 수 있다. 결과적으로, 전극들(15 및 16)은 마스크 층이 커버하지 않
는 전극-형성 부분(18)의 구역의 부피보다 큰 부피로 팽창(부피 팽창)한다. 따라서, 전극들(15 및 16)의 측벽
들(15a 및 16a)(구체적으로, 곡선진 표면들(15c 및 16c)은 마스크 층(19)의 하부 부분의 폭(W2)보다 서로 더 가
깝도록 형성될 수 있다.
[0175] 또한 이 경우, 전극-형성 부분(18)의 실리사이딩은, 실리콘 산화물 층(4)에 도달될 때까지 진행할 수 있[0158]
다. 따라서, 실리콘 산화물 층(4)과 콘택하여 전극들(15 및 16)을 형성하는 것이 가능하다. 상기 설명된 바와
같이 전극들(15 및 16)에 대해, 마스크 층(19) 아래 전극들(15 및 16)의 측벽들(15a 및 16a)(곡선진 표면들(15c
및 16c))의 포지션들은 전극 형성 부분(18)의 막 두께, 실리사이드-생성 층(52)의 막 두께, 및 열 처리시 온도,
가열 시간 등을 적당하게 선택함으로써 제어될 수 있다. 그러므로 측벽들(15a 및 16a) 사이의 최소 폭(W1)은
예컨대 0.1 nm 내지 30 nm, 또는 본원에 설명된 바와 같은 임의의 폭으로 설정될 수 있고, 곡선진 표면들(15c
및 16c)의 곡률 정도는 제어될 수 있다.
[0176] 추후, 도 16e의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0159]
도 17a, 및 도 16f의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도
17b에 도시된 바와 같이, 마스크 층(19) 및 실리콘 산화물 층(4) 상에 남아있는 실리사이드-생성 층(52)의 반응
되지 않은 부분들은 에칭에 의해 제거될 수 있다. 그 후, 도 17a의 구성 엘리먼트들에 대응하는 구성 엘리먼트
들이 동일한 참조 번호들에 의해 나타내지는 도 17c, 및 도 17b의 구성 엘리먼트들에 대응하는 구성 엘리먼트들
이 동일한 참조 번호들에 의해 나타내지는 도 17d에 도시된 바와 같이, 마스크 층(19)은 전극 부분들(15 및 1
6)의 어깨부들(15b 및 16b) 사이에 마스크 폭 갭(G2)을 형성하기 위하여 에칭에 의해 제거될 수 있다.
[0177] 실리사이드-생성 층(52)이 예컨대 코발트로 형성되면, 전극들(15 및 16)은 코발트 실리사이드(CoSi)를[0160]
포함할 수 있다. 그 후, 마스크 층(19) 및 실리콘 산화물 층(4) 상에 남아있는 실리사이드-생성 층(52)의 임의
의 반응되지 않은 부분들은 황산(H2SO4) 및 과산화수소(H2O2)의 액체 혼합물을 사용하여 습식 에칭에 의해 제거
될 수 있다.
[0178] 도 17c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도[0161]
17e, 및 도 17d의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도
17f에 도시된 바와 같은 일부 실시예들에서, 실리콘 산화물 층(4) 상의 전극들(15 및 16) 사이에 남아있는 전극
-형성 부분(18)의 임의의 반응되지 않은 부분들은 전극들(15 및 16)의 곡선진 표면들(15c 및 16c)을 노출시키기
위하여 에칭 등에 의해 제거될 수 있고, 이에 의해 곡선진 표면들(15c 및 16c) 사이에 중공 나노-갭(NG)이 형성
된다. 따라서, 도 14에 도시된 바와 같은 나노-갭 전극(1)을 제조하는 것이 가능하다.
[0179] 상기 설명된 구성에서, 마스크 층(19)은 특정 폭을 형성하는 것에 따라 선택될 수 있고, 기판(2) 상에[0162]
위치될 수 있는 전극-형성 부분(18) 상에 형성될 수 있고, 그리고 실리사이드-생성 층(52)은 전극-형성 부분
(18) 상에 막으로서 형성될 수 있다. 그 후, 열 처리는 반응으로부터 발생하는 부피 팽창에 의해 마스크 층
(19) 아래로 침투하는 2개의 대향되는 전극들(15 및 16)을 형성하기 위하여 실리사이드-생성 층(52)을 전극-형
성 부분(18)과 반응시키기 위해 수행될 수 있고, 이에 의해 부피 팽창에 의해 전극들(15 및 16)의 측벽들(15a
및 16a)이 마스크 층(19)의 폭보다 서로에게 더 가깝게 가져가진다. 그 다음 마스크 층(19) 및 마스크 층(19)
의 하부 구역에 남아있는 전극-형성 부분(18)의 임의의 반응되지 않은 부분들은 제거될 수 있다. 따라서 나노-
갭(NG)은 전극들(15 및 16) 사이에 형성될 수 있다. 결과적으로, 패터닝된 마스크 층(19)을 사용하여 형성된
마스크 폭 갭(G2)보다 훨씬 더 작은 나노-갭(NG)을 가진 나노-갭 전극(1)을 제조하는 것이 가능하다.
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[0180] 상기 설명된 바와 같은 그런 나노-갭 전극(1)에서, 마스크 층(19) 아래 마스크 층(19)의 양쪽 측면 부분[0163]
들로부터 전극들(15 및 16)의 침투 정도는 적절한, 전극-형성 부분(18)의 막 두께, 실리사이드-생성 층(52)의
막 두께, 및 제조 과정에서 전극-형성 부분(18)을 실리사이드하기 위하여 사용된 열 처리 시간 및 가열 온도를
선택함으로써 간단히 제어될 수 있다. 따라서, 마스크 층(19)의 마스크 폭 갭(G2)보다 훨씬 더 좁은 나노-갭
(NG)을 쉽게 형성하는 것이 가능하다. 게다가, 상기 설명된 바와 같은 그런 제조 방법에서, 전극들(15 및 16)
사이에, 마스크 층(19)이 사용될 때 리소그래픽 기술들을 사용하여 형성될 수 있는 최소치보다 작은 최소 폭을
가지는 마스크 폭 갭(G2)보다 좁은 나노-갭(NG)을 형성하는 것이 가능하다.
[0181] 나노-갭 전극을 제조하기 위한 일부 방법들에서, 나노-갭은 노광 및 현상을 사용하여 패터닝되는 레지스[0164]
트 마스크를 사용하여 전극 층을 직접 에칭함으로써 2개의 대향되는 전극들 사이에 형성될 수 있다. 노광 및
현상에 의해 레지스트 마스크에 형성될 수 있는 최소 폭이 약 10 nm일 수 있기 때문에, 그런 방법들을 사용하여
이 폭보다 좁은 나노-갭을 형성하는 것은 어렵다.
[0182] 다른 한편, 본원에 설명된 나노-갭 전극을 제조하기 위한 방법들의 일부 실시예들에서, 전극들(15 및[0165]
16)의 측벽들(15a 및 16a)은, 종래 제조 리소그래픽 기술들에 의해 레지스트 마스크에 형성될 수 있는 최소 폭
(W2)이 10 nm일 수 있고, 결과적으로, 마스크 층(19)의 최소 폭(W2)이 5 nm 내지 10 nm일 수 있지만, 추후 제조
프로세스에서 부피 팽창으로 인해 마스크 층(19) 아래 구역에서 서로 더 가깝게 된다. 그러므로, 2 nm, 1 nm,
0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm, 또는 0.5 nm보다 크지 않은 폭, 또는 5 nm 내지 10 nm의 최소 폭(W2)보다 작
을 수 있는 본원에 설명된 바와 같은 임의 갭 간격을 가진 나노-갭(NG)을 형성하는 것은 가능하다.
[0183] 일부 경우들에서, 실리사이드-생성 층(52)은 전극-형성 부분(18) 상에 막으로서 형성될 수 있고, 그 다[0166]
음 열 처리가 수행될 수 있고; 따라서 전극-형성 부분(18) 및 실리사이드-생성 층(52)은 서로 반응될 수 있고;
2개의 대향되는 부피 팽창된 전극들(15 및 16)이 형성될 수 있고; 그리고 전극들(15 및 16)의 측벽들(15a 및
16a)은 부피 팽창에 의해 서로 더 가깝게 될 수 있고, 이에 의해 전극들(15 및 16) 사이에 나노-갭(NG)이 형성
된다. 그러므로 전극들(15 및 16) 사이의 마스크 폭 갭(G2)을 실리사이드화 양만큼에 의해 더 작게 만드는 것
은 가능하다. 결과적으로, 종래의 리소그래픽 프로세싱에 의해 형성되는 갭보다 훨씬 더 작은 나노-갭(NG)을
가진 나노-갭 전극(1)을 제조하는 것은 가능하다.
[0184] 상기 설명된 바와 같은 그런 제조 방법에서, 곡선진 표면들(15c 및 16c)를 형성하고 이에 의해 전극들[0167]
(15 및 16)의 대향되는 측벽들(15a 및 16a)이 점진적으로 서로 더 가깝게 될 수 있는 것이 가능하다. 그러므로
측벽들(15a 및 16a) 사이의 폭이 곡선진 표면들(15c 및 16c)의 곡률로 인해 점진적으로 좁아지는 나노-갭 전극
(1)을 제조하는 것이 가능하다.
[0185] 일부 경우들에서, 전극들(15 및 16)은 실리콘 산화물 층(4)과 콘택하도록 형성될 수 있다. 대안으로서,[0168]
전극들(15 및 16)은 실리콘 산화물 층(4)과 콘택하도록 형성될 필요가 없고, 전극-형성 부분(18)의 반응되지 않
은 부분은 실리콘 산화물 층(4)과 전극들(15 및 16) 사이에 형성될 수 있다. 이 실시예에서, 전극-형성 부분
(18)의 반응되지 않은 부분이 전극-형성 부분(18) 및 실리사이드-생성 층(52)에 대한 막 두께 및 전극-형성 부
분(18)을 실리사이딩(또는 실리사이드화)하기 위한 열 처리 시간 및 온도를 적당하게 선택함으로써 실리콘 산화
물 층(4)과 전극들(15 및 16) 사이에 남아있는 것이 가능하다.
[0186] 도 14의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 18에[0169]
예시된 바와 같은 다른 실시예에서, 나노-갭 전극(21)이 도시된다. 나노-갭 전극(21)은 묘사되고 나노스케일
(1000 nm보다 크지 않음)이고, 전극들(23 및 24) 사이에 형성될 수 있는 최소 폭(W1)을 가진 나노-갭(NG)을 가
진다. 나노-갭 전극(21)은, 표준 리소그래픽 프로세스들을 사용하는 마스크를 사용하여 형성된 마스크 폭 갭의
폭보다 더 좁게 나노-갭(NG)을 형성하는 것이 가능하다는 점에서 특성이 이루어진다. 나노-갭(NG)은 0.1 nm 내
지 30 nm, 또는 2 nm, 1 nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm, 또는 0.5 nm보다 크지 않은 최소 폭(W1)으로 형
성될 수 있거나, 본원에 설명된 바와 같이 임의의 폭을 가질 수 있다.
[0187] 전극들(23 및 24)은 티타늄 실리사이드, 몰리브덴 실리사이드, 백금 실리사이드, 니켈 실리사이드, 코발[0170]
트 실리사이드, 팔라듐 실리사이드, 및 니오븀 실리사이드를 포함하여 다양한 타입들의 금속 실리사이드, 또는
이들의 결합 중 하나 또는 그 초과로 형성될 수 있다. 전극들(23 및 24)은 동일한 구성을 가질 수 있고 기판
(2) 상의 나노-갭(NG)을 가로질러 양방향으로 대칭으로 형성될 수 있다. 전극들(23 및 24)의 개별 단부들에서
측벽들(23a 및 24a)은 나노-갭(NG)을 가로질러 서로 대향하게 배치될 수 있다. 일부 실시예들에서, 전극들(23
및 24)은 직사각형 고체들을 포함할 수 있고, 이의 길이방향 단면은 사각형일 수 있고, 이의 길이방향 축은 y-
방향으로 연장될 수 있다. 전극들(23 및 24)은, 이들의 장측 중앙 축들이 동일한 y-축 직선상에 포지셔닝될 수
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있도록 배치될 수 있고 측벽들(23a 및 24a)의 전면 표면들이 서로를 향하도록 포지셔닝될 수 있다.
[0188] 일부 실시예들에서, 외측으로 연장되는 부분들은 기판(2)과 콘택하여 전극들(23 및 24)의 측벽들(23a 및[0171]
24a)의 구역들에 형성될 수 있다. 결과적으로, 전극들(23 및 24)은, 팽창된 부분들(23b 및 24b)이 서로를 향하
는 구역에서 상기 전극들(23 및 24) 사이에 형성된 나노-갭(NG)의 폭이 최소 폭(W1)으로 추가로 좁아지게 한다.
[0189] 일부 실시예들에서, 나노-갭 전극(21)을 활용하여, 전류는 예컨대 전력 원(도시되지 않음)으로부터 전극[0172]
들(23 및 24)로 공급될 수 있고 전극들(23 및 24) 사이의 전류 값은 전류계(도시되지 않음)로 측정될 수 있다.
따라서, 나노-갭 전극(21)은 싱글-스트랜디드 DNA가 전극들(23 및 24)의 길이방향 축일 수 있는 y-축에 직교하
는 x-축으로부터, 및/또는 전극들(23 및 24)의 높이 축일 수 있고 y-축과 직각으로 교차하는 z-축으로부터 전극
들(23 및 24) 사이의 나노-갭(NG)을 거쳐 통과하게 하고; 전류계는 싱글-스트랜디드 DNA의 염기들이 전극들(23
및 24) 사이에서 나노-갭(NG)을 거쳐 통과할 때 전극들(23 및 24)을 가로질러 흐르는 전류들의 값들을 측정하기
위하여 사용될 수 있고; 그리고 싱글-스트랜디드 DNA를 포함하는 염기들은 전류 값들에 기초하여 결정될 수 있
다.
[0190] 일부 실시예들에서 제조하기 위한 방법은 기판(2)을 포함하는 나노-갭 전극(21)을 제조하는데 활용될 수[0173]
있고 여기서 실리콘 기판(3) 상에 형성될 수 있는 실리콘 산화물 층(4)은 준비될 수 있고, 그리고 따라서 실리
콘 층은 실리콘 산화물 층(4) 상에 형성될 수 있다. 추후, 레지스트 층은 이 실리콘 층 상에 막으로서 형성될
수 있고, 그 다음 이 레지스트 층은 마스크(레지스트 마스크)를 형성하기 위하여 노광 및 현상에 의해 패터닝될
수 있다.
[0191] 추후, 실리콘 층은 마스크를 사용하여 패터닝될 수 있다. 그 다음, 도 19a에 도시된 바와 같이, 마스크[0174]
폭 갭(G3)을 가로질러 서로 대향될 수 있는 2개의 전극-형성 부분들(56 및 57)은 실리콘 층으로 형성될 수
있다. 이 경우, 전극-형성 부분들(56 및 57)이 직사각형일 수 있고, y-축에 병렬로 연장되는 길이방향 축 방향
을 가질 수 있는 고체 형상으로 형상될 수 있다. 게다가, 전극-형성 부분들(56 및 57)은, 그 장측 중앙 축들이
동일한 직선상에 포지셔닝될 수 있고 전극-형성 부분들(56 및 57)의 측벽들이 마스크 폭 갭(G3)을 가로질러 서
로를 향할 수 있도록 배치될 수 있다.
[0192] 도 19a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 19b[0175]
에 도시된 바와 같은 일부 실시예들에서, 실리사이드-생성 층(58)은 티타늄, 몰리브덴, 백금, 니켈, 코발트, 팔
라듐 또는 니오븀 또는 이들의 결합들 또는 합금들 같은 금속 엘리먼트로 만들어질 수 있고, 예컨대 스퍼터링에
의해 전극-형성 부분들(56 및 57) 및 실리콘 산화물 층(4)의 노출된 부분 상에 막으로서 형성될 수 있다.
추후, 열 처리는 전극-형성 부분들(56 및 57)을 실리사이드-생성 층(58)과 반응시키도록 수행될 수 있다. 따라
서, 실리사이드-생성 층(58)과 콘택할 수 있는 전극-형성 부분들(56 및 57)은 도 19b의 구성 엘리먼트들에 대응
하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 19c에 도시된 바와 같이, 실리사이드를 형성
할 수 있고, 이는 금속 실리사이드로 만들어진 전극들(23 및 24)을 생성한다.
[0193] 여기서, 실리사이드로 만들어질 때 전극들(23 및 24)은 부피 팽창하고, 그러므로 측벽들(23a 및 24a)은[0176]
서로 더 가깝게 된다. 따라서, 마스크를 사용하여 형성된 마스크 폭 갭(G3)보다 훨씬 더 좁은 나노-갭(NG)을
형성하는 것이 가능하다. 이때, 실리사이드-생성 층(58)의 임의의 과도한 양들은 다른 구역들과 비교될 때, 기
판(2)과 콘택하는 전극-형성 부분들(56 및 57)의 구역들에 존재할 수 있다. 따라서 실리사이드-생성 층(58)과
함께 전극-형성 부분들(56 및 57)의 실리사이딩이 이들 구역들에서 가능해질 수 있다. 전극들(23 및 24)의 형
성은 추가 부피 팽창이 팽창된 부분들(23b 및 24b)을 초래하게 할 수 있다. 결과적으로, 전극들(23 및 24)은,
나노-갭(NG)의 폭이 전극들(23 및 24)이 기판(2)과 콘택하는 구역들에서 서로 대향하여 배치된 팽창된 부분들
(23b 및 24b)의 형성에 의해 추가로 좁아질 수 있도록 형성될 수 있다.
[0194] 이 방법을 사용하여 형성된 전극들(23 및 24)에 대해, 전극들(23 및 24)의 측벽들(23a 및 24a)의 포지션[0177]
들 및 팽창된 부분들(23b 및 24b)의 팽창 정도는 전극-형성 부분들(56 및 57)의 막 두께들, 실리사이드-생성 층
(58)의 막 두께, 및 열 처리의 시간에서 온도, 가열 시간 등을 적절하게 선택함으로써 제어될 수 있다. 그러므
로 측벽들(23a 및 24a) 사이의 폭 및 팽창된 부분들(23b 및 24b) 사이의 최소 폭(W1)은 예컨대 0.1 nm 내지 30
nm, 또는 2 nm, 1 nm, 0.9 nm, 0.8 nm, 0.7 nm, 0.6 nm, 또는 0.5 nm보다 크지 않은, 또는 본원에 설명된 바와
같은 임의의 갭 간격으로 설정될 수 있다.
[0195] 추후, 나노-갭(NG) 내의 실리콘 산화물 층(4) 상 및 다른 구역들 내에 남아있는 실리사이드-생성 층(5[0178]
8)의 임의의 반응되지 않은 부분들은, 도 19c의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번
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호들에 의해 나타내지는 도 19d에 도시된 바와 같이, 에칭에 의해 제거될 수 있다. 따라서, 도 18에 도시된 바
와 같이 전극들(23 및 24) 사이에 나노-갭(NG)을 가진 나노-갭 전극(21)을 제조하는 것이 가능하다.
[0196] 상기 설명된 구성에서, 갭(마스크 폭 갭(G3))을 가로질러 서로 대향하게 배치되는 2개의 전극-형성 부분[0179]
들(56 및 57)은 기판(2) 상에 형성될 수 있고; 실리사이드-생성 층(58)은 전극-형성 부분들(56 및 57) 상에 막
으로서 형성될 수 있고; 그 다음 열 처리는 실리사이드-생성 층(58)을 전극-형성 부분들(56 및 57)과 반응시키
도록 수행될 수 있고, 이에 의해 반응으로 인한 부피 팽창될 수 있는 2개의 대향되는 전극들(23 및 24)이 형성
된다. 따라서, 전극들(23 및 24)의 측벽들(23a 및 24a)이 부피 팽창에 의해 서로에 더 가깝게 움직이게 하고
그리고 리소그래픽 방법들을 사용하여 정상적으로 제조될 수 있는 전극들(23 및 24) 사이에 형성된 마스크 폭
갭(G3)보다 작은 나노-갭(NG)을 형성하는 것이 가능하다. 결과적으로, 패터닝된 마스크를 사용하여 형성된 마
스크 폭 갭(G3)보다 훨씬 더 작은 나노-갭(NG)을 가진 나노-갭 전극(21)을 제조하는 것이 가능하다.
[0197] 상기 설명된 바와 같이 나노-갭 전극(21)을 형성할 때 일부 실시예들에서, 전극들(23 및 24)의 부피 팽[0180]
창 정도는 적절한, 전극-형성 부분들(56 및 57)의 막 두께, 실리사이드-생성 층(58)의 막 두께, 및 제조 과정에
서 전극-형성 부분들(56 및 57)을 실리사이드화하기 위하여 사용된 열 처리 시간 및 가열 온도를 간단히 선택함
으로써 제어될 수 있다. 따라서, 마스크와 연관된 마스크 폭 갭(G3)보다 훨씬 더 좁은 나노-갭(NG)을 형성하는
것이 가능하다. 일부 경우들에서, 전극들(23 및 24) 사이에는 표준 리소그래픽 프로세스들을 사용하는 마스크
로 형성될 수 있는 최소 폭을 가진 마스크 폭 갭(G3)보다 더 좁은 나노-갭(NG)이 형성될 수 있다.
[0198] 일부 실시예들에서, 실리사이드-생성 층(58)은 전극-형성 부분들(56 및 57) 상에 막으로서 형성될 수 있[0181]
고, 그 다음 열 처리가 수행될 수 있고; 따라서 전극-형성 부분들(56 및 57) 및 실리사이드-생성 층(58)은 서로
반응될 수 있고; 2개의 대향되는 부피 팽창된 전극들(23 및 24)은 형성될 수 있고; 그리고 전극들(23 및 24)의
측벽들(23a 및 24a)은 부피 팽창에 의해 서로 더 가깝게 될 수 있고, 이에 의해 전극들(23 및 24) 사이에 나노-
갭(NG)이 형성된다. 그러므로, 전극들(23 및 24) 사이의 마스크 폭 갭(G3)을 부피 팽창 양만큼에 의해 더 작게
만드는 것은 가능하다. 결과적으로, 나노-갭(NG)을 가진 나노-갭 전극(21)을 정상(또는 표준) 리소그래픽 프로
세싱에 의해 형성된 갭보다 훨씬 더 작게 제조하는 것은 가능하다.
[0199] 일부 실시예들에서, 팽창된 부분들(23b 및 24b)을 형성하고 이에 의해 전극들(23 및 24)의 대향되는 측[0182]
벽들(23a 및 24a)이 점진적으로 서로 더 가까워질 수 있다. 그러므로 측벽들(23a 및 24a) 사이의 폭이 팽창된
부분들(23b 및 24b)의 성장으로 인해 점진적으로 좁아지는 나노-갭 전극(21)을 제조하는 것이 가능하다.
[0200] 본 발명이 본 실시예들로 제한되지 않고, 본 발명의 청구 대상의 범위 내에서 다양한 다른 방식들로 수[0183]
정 및 수행될 수 있다는 것이 당업자들에게 명백할 것이다. 예컨대, 전극들(15 및 16)(23 및 24)은 다양한 형
상들을 가질 수 있다. 일부 경우들에서, 전극-형성 부분(들)(18)(26 및 57)은 실리콘으로 만들어질 수 있고,
실리사이드-생성 층(52)(28)은 전극-형성 부분(들)(18)(56 및 57) 상에 막으로서 형성될 수 있는, 티타늄, 몰리
브덴, 백금, 니켈, 코발트, 팔라듐 또는 니오븀 또는 이들의 합금들 같은 하나 또는 그 초과의 금속 엘리먼트들
로 만들어질 수 있다. 그 다음 열 처리는 전극-형성 부분(들)(18)(56 및 57)을 실리사이드-생성 층(52)(28)과
반응시키기 위하여 수행될 수 있고, 이에 의해 금속 실리사이드(들)로 만들어진 부피 팽창된 전극들(15 및
16)(23 및 24)이 형성된다. 그러나, 본 발명은 이들 실시예들로 제한되지 않는다. 대안적으로, 티타늄으로 만
들어진 전극-형성 부분이 형성될 수 있고; 텅스텐으로 만들어진 화합물-생성 층이 전극-형성 부분 상에 막으로
서 형성될 수 있고, 그 후 열 처리가 전극-형성 부분을 화합물-생성 층과 반응시키도록 수행될 수 있고; 그리고
티타늄 텅스텐으로 만들어진 부피 팽창된 전극들이 형성될 수 있고, 이에 의해 부피 팽창 양만큼에 의해 서로에
게 더 가까워진 전극들의 측벽들을 가진 전극들 사이의 나노-갭이 형성된다. 티타늄 및 텅스텐과 다른 재료들
이 사용될 수 있는 것이 인식될 것이다.
[0201] 또한 상기 설명된 제 1 및 제 2 실시예들에서, 싱글-스트랜디드 DNA가 전극들(15 및 16)(23 및 24) 사이[0184]
의 나노-갭(NG)을 거쳐 통과될 수 있는 나노-갭 전극(1)(21)의 설명이 이루어졌고, 그리고 싱글-스트랜드 DNA의
염기들이 전극들(15 및 16)(23 및 24) 사이의 나노-갭(NG)을 거쳐 통과할 때 전극들(15 및 16)(23 및 24)을 가
로질러 또는 사이로 흐르는 전류의 값들은 전류계로 측정될 수 있다. 그러나, 본 발명은 이들 실시예들로 제한
되지 않는다. 나노-갭 전극은 다양한 다른 애플리케이션들에 사용될 수 있다.
[0202] 일부 실시예들에서 제조를 위한 방법은 기판(2)을 포함하는 나노-갭 전극(21)을 제조하는데 활용될 수[0185]
있고 상기 기판(2)에서 실리콘 산화물 층(4)이 형성될 수 있고, 실리콘 산화물 층(4) 상에 실리콘 기판(3)이 준
비될 수 있고, 따라서 실리콘 층은 실리콘 산화물 층(4) 상에 형성될 수 있다. 추후, 레지스트 층은 이 실리콘
층 상에 막으로서 형성될 수 있고, 그 다음 이 레지스트 층은 마스크(레지스트 마스크)를 형성하기 위하여 노광
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및 현상에 의해 패터닝될 수 있다.
[0203] 추후, 실리콘 층은 마스크를 사용하여 패터닝될 수 있다. 그 다음, 도 20a에 도시된 바와 같이, 마스크[0186]
폭 갭(G3)을 가로질러 서로 대향될 수 있는 2개의 전극-형성 부분들(55 및 36)이 실리콘 층으로 형성될 수
있다. 이 경우, 전극-형성 부분들(55 및 36)이 직사각형일 수 있고, y-축에 평행하게 연장되는 길이방향 축 방
향을 가질 수 있는 고체 형상으로 형성될 수 있다는 것을 주의하라. 게다가, 전극-형성 부분들(55 및 36)은,
그의 장측 중앙 축들이 동일한 직선상에 포지셔닝될 수 있고 전극-형성 부분들(55 및 36)의 측벽들이 마스크 폭
갭(G3)을 가로질러 서로를 향할 수 있도록 배치될 수 있다.
[0204] 추후, 도 20a의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0187]
도 20b에 도시된 바와 같이, 실리사이드-생성 층(38)은 티타늄, 몰리브덴, 백금, 니켈, 코발트, 팔라듐,
니오븀, 또는 임의의 다른 트랜지셔널(transitional) 금속 또는 이들의 결합들 또는 합금들 같은 금속 엘리먼트
들로 만들어질 수 있고, 예컨대 스퍼터링에 의해 전극-형성 부분들(55 및 36) 상에 막으로서 형성될 수 있다.
일부 실시예들에서 스퍼터링은 임의의 각도로 행해질 수 있다. 마스크 폭 갭(G3)의 좁음으로 인해, 실리사이드
-생성 층(38)은 바닥에 도달할 수 없다.
[0205] 추후, 열 처리는 전극-형성 부분들(55 및 36)을 실리사이드-생성 층(38)과 반응시키기 위하여 수행될 수[0188]
있고, 이는 샐리사이드(salicide) 또는 폴리사이드 프로세스에서 있을 수 있다. 추후, 나노-갭(NG) 내의 실리
콘 산화물 층(4) 위 및 다른 구역들에 남아있는 실리사이드-생성 층(38)의 임의의 반응되지 않은 부분들은 에칭
에 의해 제거될 수 있다. 따라서, 실리사이드-생성 층(38)과 콘택할 수 있는 전극-형성 부분들(55 및 36)은 도
20b의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는 도 20c에 도시된
바와 같이, 금속 실리사이드로 만들어진 실리사이드화된 전극들(63 및 64)을 형성할 수 있다.
[0206] 따라서 전극들(63 및 64)의 측벽들은 부피 팽창에 의해 서로 더 가깝게 될 수 있고, 이에 의해 전극들[0189]
(63 및 64) 사이에 나노-갭(NG)이 형성된다. 그러므로, 전극들(23 및 24) 사이의 마스크 폭 갭(G3)을 부피 팽
창의 양만큼에 의해 더 작게 만드는 것은 가능하다. 결과적으로, 나노-갭(NG)을 가진 나노-갭 전극(1)을 정상
리소그래픽 프로세싱에 의해 형성된 갭보다 훨씬 더 작게 제조하는 것은 가능하다.
[0207] 일부 실시예들에서 직사각형이 아닌 형상의 마스크 층(19)을 사용하는 것이 바람직할 수 있다. 이것은[0190]
싱글 염기 측정들을 보다 가능하게 하기 위하여 나노-갭(NG)에 대한 포인트 또는 수직 에지를 유리하게 생성할
수 있다. 도 21a-도 21c는 최소 마스크 치수가 마스크 폭 갭(G2)에 대응하는 폭(W2)일 수 있는 3개의 상이한
마스크 변형들의 평면도들을 도시한다. 도 21a에 도시된 바와 같은 일 실시예에서 마스크는 전극-형성 부분
(18) 상에 사다리꼴로 형상화된 갭 막을 생성한다. 일부 실시예들에서 사다리꼴 각도(10)는 10도보다 크거나
같을 수 있거나, 30도보다 크거나 같을 수 있거나, 또는 60 도보다 크거나 같을 수 있다. 일부 실시예들에서
실리콘으로의 금속의 확산에 의해 형성된 실리사이드는 편평한 에지들보다 곡선진 에지들을 가진 전극들을 초래
할 것이지만, 여전히 최소 갭 거리(G2)를 가질 수 있다. 본 발명은 도 21a-도 21c에 도시된 마스크들 변형들로
제한되지 않는다.
[0208] 도 20a-도 20f의 구성 엘리먼트들에 대응하는 구성 엘리먼트들이 동일한 참조 번호들에 의해 나타내지는[0191]
도 22a-도 22f에 도시된 바와 같은 일부 실시예들에서, 타겟 종(예컨대, DNA 또는 RNA 같은 생체분자)을 나노갭
전극들로 움직이도록 작은 채널들을 형성하는 것은 바람직할 수 있다. 마스크 층(19)은 프로세스 동안 에칭 제
거될 수 있기 때문에, 이 채널을 형성하도록 설계될 수 있다. 도 22a, 도 22c 및 도 22e는 채널 상단 층(13)의
부가를 도시한다. 채널 상단 층(13)은 명확성을 위하여 도 22b, 도 22d 및 도 22e에 도시되지 않는다. 일부
실시예들에서 채널 상단 층은 SiO2 같은 제조 방법들과 호환 가능한 비전도 재료일 수 있거나 폴리디메틸실록산
또는 SU8 같은 폴리머일 수 있다.
[0209] 도 23에 도시된 바와 같은 일부 실시예들에서, 마스크 층(19)의 에칭 제거를 가능하게 하기 위하여, 채[0192]
널 상단 층(13)에는 적어도 하나의 채널 액세스 포트(14)가 증착될 수 있다. 도 23에서, 평면도는 2개의 채널
액세스 포트들(14)이 도시된다. 일부 실시예들에서, 마스크 층(19)의 폭 및 두께는, 제거될 때 하나 또는 그
초과의 채널들을 형성할 수 있는, 마스크 축의 축을 따라 가변될 수 있다. 일부 실시예들에서 다수의 전극 쌍
들은 각각의 채널에 위치될 수 있다.
[0210] 도 24a-도 24b에 도시된 바와 같은 일부 실시예들에서 실리사이드 팽창은 단 하나의 측에서만 행해질 수[0193]
있다. 일부 실시예들에서 전극 형성 부분(116) 및 금속 전극(115)이 제조될 수 있다. 추후 실리사이드-생성
층(118)은 예컨대 스퍼터링을 사용하여 막으로서 형성될 수 있다. 도 24a에 도시된 바와 같이, 갭(W2)은, 실리
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사이드-생성 층(118)이 완전히 갭(W2)의 바닥 아래로 연장되지 않을 수 있도록 충분히 좁을 수 있다. 금속 전
극(115)의 금속은, 실리사이드-생성 층(118)이 금속 전극(115)에 영향을 주지 않고 에칭 제거될 수 있도록 실리
사이드-생성 층(118)에 관하여 선택될 수 있다.
[0211] 추후, 열 처리는 전극(117)을 형성하기 위하여 전극-형성 부분들(116)을 실리사이드-생성 층(118)과 반[0194]
응시키도록 수행될 수 있다. 나노-갭(NG) 내의 실리콘 산화물 층(4) 상 및 다른 구역들 내에 남아있는 실리사
이드-생성 층(118)의 임의의 반응되지 않은 부분들은 에칭에 의해 제거될 수 있다. 도 24b에 도시된 바와
같이, 실리사이드의 팽창은 마스크 폭(W2)보다 좁은 폭(W1)의 갭을 생성할 수 있다.
[0212] 일부 실시예들에서 결과적인 실리사이드(들)는 전도성일 수 있다. 형성된 실리사이드(들)는 샐리사이드[0195]
프로세스 또는 폴리사이드 프로세스 같은 자기-정렬 프로세스에서 형성될 수 있다. 다수의 실리사이드 생성 프
로세스들은 예컨대 전극들 및 전극 팁(tip)들을 형성하고, 그리고 상호연결부들에 연결하기 위하여 동일한 전극
형성 엘리먼트들에 활용될 수 있고, 이에 의해 전류들은 전극 팁들을 거쳐 통과할 수 있고, 따라서 증폭기 또는
측정 디바이스로 통과할 수 있다. 상호연결부들은 또한 바이어스 소스로부터 발생할 수 있고, 상호연결부(들)
에 의해 운반될 수 있고 실리사이드 프로세스를 사용하여 형성될 수 있는 실리사이드 재료로 형성될 수 있는 전
극(들)에 인가될 수 있는 바이어스 전위를 인가하기 위하여 활용될 수 있다.
[0213] 일부 실시예들에서 실리사이드 팽창은 수직 나노-갭을 생성할 수 있다. 전극 형성 부분(125) 및 제 1[0196]
실리사이드-생성 전극(128a)은 도 25a에 도시된 바와 같이 SiO2 코팅된 웨이퍼 상에 먼저 제조될 수 있다. 이
다음 SiO2 같은 유전층(127)이 뒤따를 수 있다. 추후 제 2 실리사이드-생성 전극(128b)은 증착될 수 잇다. 이
것은 도 25b에 도시된다.
[0214] 추후, 도 25c에 도시된 바와 같이, 열 처리는 전극-형성 부분(125)을 실리사이드-생성 층들(128a 및[0197]
128b)과 반응시키기 위하여 수행될 수 있다. 그 다음 전극 형성 부분(125)의 반응되지 않은 부분은 에칭 제거
될 수 있다. 이 다음 전극 형성 부분(125)의 나머지의 제거에 의해 생성된 유체 채널을 제공하기 위하여 하나
또는 그 초과의 축 홀들(도시되지 않음)을 가진 유전체 커버(129)가 뒤따를 수 있다. 완성된 단면은 도 25d에
도시된다.
[0215] 일부 경우들에서, 패터닝된 마스크를 사용하여 형성될 수 있는 마스크 폭 갭들(G2 및 G3)은, 나노-갭[0198]
(NG)이 형성될 때 프로세싱에 의해 이전에 형성된 갭들로서 적용될 수 있다. 그러나, 본 발명은 이들 실시예들
로 제한되지 않는다. 일 실시예에서, 갭은 먼저 패터닝된 마스크 층(19)을 사용하여 마스크 폭 갭(G2)을 형성
하고, 그 다음 마스크 층(19)의 갭을 제어하도록 마스크의 패턴을 추가로 트리밍(trimming)함으로써 형성될 수
있다. 다른 실시예에서, 갭은 예컨대 증착, 또는 다양한 다른 타입들의 프로세스들에 의해 전극-형성 부분들
(56 및 57) 사이의 갭을 예컨대 좁게 함으로써 형성될 수 있다. 본 발명에서, 갭은 상기 설명된 바와 같이 전
극 부분들의 부피 팽창 양만큼에 의해 더 작아지게 될 수 있다. 결과적으로, 정상 리소그래픽 프로세싱에 의해
형성된 갭보다 훨씬 더 작은 나노-갭(NG)을 가진 나노-갭 전극을 제조하는 것이 가능하다.
[0216] 일부 실시예들에서, 나노채널은 보다 작게 만들어질 수 있고, 여기서 보다 작은 채널의 폭 또는 채널의[0199]
깊이의 감소일 수 있거나, 채널의 폭 및 깊이 둘 다의 감소일 수 있다. 일부 실시예들에서, 본원에 설명된 바
와 같은 기술들은 채널의 폭 및 깊이 중 하나 또는 둘 다를 좁게 하는데 활용될 수 있다.
[0217] 일부 실시예들에서, 채널의 폭 및/또는 깊이는 나노-갭을 형성하기 위하여 사용된 것과 동일하거나 유사[0200]
한 프로세스를 사용하여 감소될 수 있다. 일부 경우들에서, 대안적인 또는 부가적인 프로세스 동작들은 채널의
폭 및/또는 깊이를 감소시키기 위하여 활용될 수 있다. 일부 실시예들에서, 채널의 폭 및/또는 깊이를 감소시
키기 위하여 활용되는 재료는 비 전도성인 것으로 고려될 수 있고, 재료는 노출되게 할 수 있고, 채널의 벽을
형성할 수 있다.
[0218] 다른 실시예들에서, 채널의 폭 및/또는 깊이를 감소시키기 위하여 활용되는 재료는 전도체인 것으로 고[0201]
려되고, 비전도성 재료는, 채널을 통하여 생체분자들의 전기영동 트랜스로케이션(translocation)의 사용을 포함
할 수 있는 채널의 정상 사용의 방해를 방지하기 위하여 전도성 재료 위에 놓일 수 있다. 채널을 좁히기 위하
여 활용되는 전도 재료를 커버하는 비전도체로서 활용될 수 있는 재료는 SiO2, 또는 반도체 프로세스들에 통상적
으로 활용되는 다른 산화물들을 포함할 수 있다.
[0219] 전도체인 것으로 고려될 수 있는 재료가 채널의 폭 및/또는 깊이를 감소시키기 위하여 활용될 수 있는[0202]
다른 실시예들에서, 채널의 상이한 부분들은 채널의 폭을 감소시키기 위하여 활용되는 재료 없이 남겨질 수 있
고, 이에 의해 전도 재료를 세그먼트화하고, 이에 의해 트랜스로케이션에 대한 전기영동의 사용의 방해를 방지
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할 수 있다.
[0220] 다른 실시예들에서, 채널의 폭 및/또는 깊이를 감소시키기 위하여 활용되는 재료는 다른 섹션들에서가[0203]
아닌 채널의 일부 섹션들에서 활용될 수 있다. 예컨대, 채널의 폭 및/또는 깊이를 감소시키기 위하여 활용되는
재료는, 채널을 통하여 트랜스로케이팅될 수 있는 생체분자와 채널을 통하여 트랜스로케이팅하는 분자들을 문의
하기 위하여 포지셔닝될 수 있는 나노-갭 전극 사이의 상호작용 확률을 증가시키기 위하여, 나노-갭 전극의 바
로 가까이에서 채널의 폭 및/또는 깊이를 감소시키기 위하여 활용될 수 있다. 채널의 폭 및/또는 깊이를 감소
시키기 위하여 활용되는 재료는 나노-갭 전극에 인접한 이차 구조의 형성을 방지하기 위하여 나노-갭에 충분히
근접한 거리에서 채널의 폭 및/또는 깊이를 감소시키기 위하여 활용될 수 있다.
[0221] 일부 실시예들에서, 채널의 폭 및/또는 깊이를 감소시키기 위하여 사용된 재료는, 특히 나노 채널의 폭[0204]
및/또는 깊이를 감소시키기 위하여 활용되는 재료가 비전도체이면, 나노-갭 전극을 형성하기 위하여 사용된 재
료들을 바로 옆에 병치할 수 있다. 나노-갭의 폭 및/또는 깊이를 감소시키기 위하여 활용되는 재료가 전도체인
것으로 고려될 수 있는 다른 실시예들에서, 스페이서 엘리먼트는 채널의 폭 및/또는 깊이를 좁히기 위하여 활용
되는 재료와 전극 구조 사이에 원해질 수 있다.
[0222] 채널의 폭 및/또는 깊이를 좁히기 위하여 활용되는 전도성 재료와 전극을 이격하기 위하여 사용되는 스[0205]
페이서 엘리먼트는 채널 구조의 사용 동안 적어도 부분적으로 적소에 남겨질 수 있는 비전도성 재료를 포함할
수 있거나, 채널의 폭 및/또는 깊이의 감소 후 제거될 수 있는 전도성 또는 비전도성 재료를 포함할 수 있다.
[0223] 일부 실시예들에서, 채널의 양쪽 측들이 좁아질 수 있는 반면, 다른 실시예들에서, 채널의 단일 측이 좁[0206]
아질 수 있다.
[0224] 도 3e에 도시된 바와 같은 일부 실시예들에서, 측벽(11)은 형성될 수 있고 전극들(5 및 6)을 형성하는[0207]
TiN의 층들은 에칭 백되어 측벽(11)의 양쪽 측들을 노출시킬 수 있고, 측벽은 본원에 설명된 임의의 기술들을
사용하여 넓어질 수 있고, 그리고 비전도체가 적용될 수 있고, 비전도체는 넓어진 측벽(11) 전극들(5 및 6), 및
나노채널 벽들(도시되지 않음) 사이 공간에 채워질 수 있다. 비-전도체는 SiO2를 포함할 수 있고, 저압
CVD(LPCVD) 또는 초-저 진공 CVD(ULVCVD), 마이크로파 강화 CVD 또는 플라즈마 강화 CVD 같은 플라즈마 방법들,
원자 층 CVD, 원자 층 증착(ALD) 또는 플라즈마-강화 ALD, 기상 에픽텍시(epitaxy), 또는 임의의 다른 적당한
제조 방법을 포함할 수 있는 CVD 같은 임의의 표준 반도체 프로세스를 사용하여 적용될 수 있다. 구조는 채널
에 대한 원하는 깊이를 설정하기 위하여 (예컨대, CMP를 사용하여) 폴리싱될 수 있고 오버 폴리싱될 수 있다.
[0225] 도 8a에 도시된 바와 같은 다른 실시예들에서, 측벽들(37)은 최소 반도체 제조 피처 치수에 대응하는 폭[0208]
으로 형성될 수 있고; 레지스트 마스크일 수 있는 마스크 층은 측벽 형성 마스크(40), 측벽(37), 전극 지지 부
분(29), 및 전극 형성 부분(31) 위에 배치될 수 있다. 부가적인 층은 측벽(37)에 부가될 수 있고, 이에 의해
채널의 폭에 대응하는 두께가 증가된다.
[0226] 좁은 나노-갭의 제조를 묘사하는 도 17a-도 17f에 도시된 것들과 유사한 일부 실시예들에서, 팽창된 전[0209]
극 부분들(15 및 16)은 전극 부분과 바로 인접한 채널의 섹션 사이의 갭을 사용하여, 채널의 길이를 연장시킬
수 있는 전극 형성 부분(18)의 방식과 유사한 방식으로 재료를 활용함으로써 채널 좁힘 재료와 콘택하는 것이
방지될 수 있고, 여기서 따라서 전극 형성 부분의 실리사이드화시 채널을 좁히기 위하여 사용되는 유사한 재료
는 각각 전극 갭 및 채널을 좁히도록 유발될 수 있다. 마스크 층(19)은 2개의 전도 재료들 사이에 전기 절연
배리어를 제공하는, 채널과 전극 구조 사이의 갭에 증착될 수 있고, 이는 채널을 따라 다양한 포지션들에 위치
될 수 있는 상이한 전극들의 단락을 방지한다.
[0227] 일부 실시예들에서 마스크 층(19)은 마스크 층(19)의 폭을 증가시킴으로써 채널의 폭을 증가시키기 위하[0210]
여 활용될 수 있어서, 이에 의해 실리사이들의 추후 형성은 더 먼 포지션들로부터 시작하고, 그러므로 포지션들
사이 간격들이 이에 따라 더 커지게 할 것을 초래할 것이다.
[0228] 일부 실시예들에서, 채널의 폭 및/또는 깊이는 그의 길이를 따라 일정할 수 있는 반면, 다른 실시예들에[0211]
서, 채널의 폭 및/또는 깊이는 가변할 수 있고, 채널의 폭 및/또는 깊이는 전극 구조 근처에서 더 좁아질 수 있
고, 다른 곳에서 넓어질 수 있다. 다수의 전극 구조들이 단일 나노 채널을 따라 포지셔닝되는 실시예들에
대해, 채널의 폭 및/또는 깊이는 전극 구조들 근처의 전극 갭의 간격들에 매칭될 수 있고, 전극 구조들 사이에
서 넓어질 수 있다.
[0229] 전극들의 간격이 생체분자(예컨대, DNA 또는 RNA)일 수 있는 타겟 분자의 직경보다 좁아질 수 있는 일부[0212]
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실시예들에서, 전극 갭의 간격을 매칭할 때, 채널은 전극 갭의 폭보다 커질 수 있다. 일부 경우들에서, 채널은
전극 갭보다 넓은 0.1 nm 내지 전극 갭보다 넓은 0.3 nm, 또는 전극 갭보다 넓은 0.1 nm 내지 1 nm, 또는 전극
갭보다 넓은 0.1 nm 내지 3 nm이다. 유사하게, 채널의 깊이는, 생체분자가 전극 갭의 간격보다 클 때 전극 갭
의 폭보다 더 클 수 있고, 폭과 유사하게 치수화될 수 있다.
[0230] 다른 실시예들에서, 채널의 폭은 채널의 깊이보다 크거나 작을 수 있다. 일부 실시예들에서, 채널의 깊[0213]
이는, 나노갭 근처 채널의 적어도 일부에 대해, 직경이 예컨대 더블 스트랜디드 DNA의 직경의 절반의 거리이도
록 고려될 수 있는, 생체분자의 직경보다 작을 수 있어서, 생체분자는 전극 갭의 전극들과 상호작용할 것 같을
수 있도록 배향되게 제한될 수 있다.
[0231] 채널의 폭 및/또는 깊이가 가변할 수 있는 다른 실시예들에서, 채널은 채널의 부분들, 예컨대 나노채널[0214]
을 따라 이격될 수 있는 전극 나노-갭들 사이의 나노채널의 부분들이 좁아지지 않을 수 있다.
[0232] 본 발명의 바람직한 실시예들이 본원에 도시 및 설명되었지만, 그런 실시예들이 예로써만 제공되는 것이[0215]
당업자들에게 분명할 것이다. 본 발명이 명세서 내에 제공된 특정 예들에 의해 제한되는 것이 의도되지
않는다. 본 발명이 상기 언급된 명세서를 참조하여 설명되었지만, 본원의 실시예들의 설명들 및 예시들은 제한
적 의미로 이해되도록 의미되지 않는다. 다수의 변형들, 변화들, 및 대체들은 이제 본 발명에서 벗어나지 않고
당업자들에게 떠오를 것이다. 게다가, 본 발명의 모든 양상들이 다양한 조건들 및 변수들에 따라 본원에 진술
된 특정 묘사들, 구성들 또는 상대적 비율들로 제한되지 않는 것이 이해될 것이다. 본원에 설명된 본 발명의
실시예들에 대한 다양한 대안들이 본 발명을 실시하는데 이용될 수 있는 것이 이해되어야 한다. 그러므로, 본
발명이 또한 임의의 그런 대안들, 수정들, 변형들 또는 등가물들을 커버할 것이라는 것이 고려된다. 다음 청구
항들이 본 발명의 범위를 정의하고 이들 청구항들 및 이들의 등가물들의 범위 내의 방법들 및 구조들이 이에 의
해 커버되는 것이 의도된다.
도면
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도면16f
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도면19a
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도면20a
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도면20c
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도면22b
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도면24a
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