제어 회로 및 이를 포함하는 메모리 장치(Control circuit and memory device having the same)

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2017-0126239
(43) 공개일자 2017년11월17일
(51) 국제특허분류(Int. Cl.)
G11C 7/22 (2015.01) G11C 16/06 (2006.01)
G11C 16/32 (2006.01) G11C 16/34 (2006.01)
G11C 8/10 (2006.01)
(52) CPC특허분류
G11C 7/22 (2013.01)
G11C 16/06 (2013.01)
(21) 출원번호 10-2016-0056389
(22) 출원일자 2016년05월09일
심사청구일자 없음
(71) 출원인
에스케이하이닉스 주식회사
경기도 이천시 부발읍 경충대로 2091
(72) 발명자
하범석
서울특별시 강남구 영동대로4길 17, 803동 611호
(일원동, 공무원아파트)
(74) 대리인
강신섭, 문용호, 이용우
전체 청구항 수 : 총 20 항
(54) 발명의 명칭 제어 회로 및 이를 포함하는 메모리 장치
(57) 요 약
본 기술은 커맨드에 응답하여 선택 인에이블 신호를 출력하는 커맨드 인터페이스; 상기 선택 인에이블 신호에 응
답하여, 선택된 동작에서 수행되는 다양한 구간들에 따라 클록 선택 신호를 출력하는 클록 선택 신호 출력부; 및
상기 클록 선택 신호에 따라 주기(period)가 다른 메인 클록을 생성하는 클록 생성부를 포함하는 제어 회로 및
이를 포함하는 메모리 장치를 포함한다.
대 표 도 - 도6
공개특허 10-2017-0126239
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(52) CPC특허분류
G11C 16/32 (2013.01)
G11C 16/3404 (2013.01)
G11C 7/222 (2013.01)
G11C 8/10 (2013.01)
공개특허 10-2017-0126239
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명 세 서
청구범위
청구항 1
커맨드에 응답하여 선택 인에이블 신호를 출력하는 커맨드 인터페이스;
상기 선택 인에이블 신호에 응답하여, 선택된 동작에서 수행되는 다양한 구간들에 따라 클록 선택 신호를 출력
하는 클록 선택 신호 출력부; 및
상기 클록 선택 신호에 따라 주기(period)가 다른 메인 클록을 생성하는 클록 생성부를 포함하는 제어 회로.
청구항 2
제1항에 있어서, 상기 클록 선택 신호 출력부는,
상기 다양한 구간들에 각각 대응되는 코드들을 저장하고, 저장된 상기 코드들 중 선택된 구간에 대응되는 코드
에 응답하여 상기 클록 선택 신호를 출력하도록 구성된 다수의 동작 코드 저장부들을 포함하는 제어 회로.
청구항 3
제2항에 있어서,
상기 동작 코드 저장부들 중, 상기 선택 인에이블 신호에 응답하여 선택된 동작에 대응되는 동작 코드 저장부가
선택되고,
상기 선택된 동작 코드 저장부에 저장된 코드들 중, 선택된 구간에 대응되는 코드에 따라 상기 클록 선택 신호
를 출력하는 제어 회로.
청구항 4
제2항에 있어서,
상기 동작 코드 저장부들은 서로 다른 동작에 따라 구분되는 제어 회로.
청구항 5
제4항에 있어서,
상기 동작 코드 저장부들은,
프로그램 동작에 대응되는 제1 동작 코드 저장부;
리드 동작에 대응되는 제2 동작 코드 저장부; 및
소거 동작에 대응되는 제3 코드 저장부를 포함하는 제어 회로.
청구항 6
제5항에 있어서,
상기 제1 동작 코드 저장부는,
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프로그램 셋업(setup) 구간에 대응되는 제1 코드;
프로그램 구간에 대응되는 제2 코드;
래치(latch) 구간에 대응되는 제3 코드; 및
검증(verify) 구간에 대응되는 제4 코드를 포함하는 제어 회로.
청구항 7
제5항에 있어서,
상기 제2 동작 코드 저장부는,
리드 셋업 구간에 대응되는 제5 코드;
센싱(sensing) 구간에 대응되는 제6 코드;
평가(evaluation) 구간에 대응되는 제7 코드; 및
출력(output) 구간에 대응되는 제8 코드를 포함하는 제어 회로.
청구항 8
제5항에 있어서,
상기 제3 동작 코드 저장부는,
소거 셋업 구간에 대응되는 제9 코드;
소거 구간에 대응되는 제10 코드;
래치 구간에 대응되는 제11 코드; 및
검증 구간에 대응되는 제12 코드를 포함하는 제어 회로.
청구항 9
제1항에 있어서, 상기 클록 선택 신호 출력부는,
상기 다양한 구간들에 각각 대응되는 시간 정보를 저장하고, 상기 시간 정보와 카운트된 시간을 비교하여 상기
클록 선택 신호를 출력하도록 구성된 다수의 동작 타이머들을 포함하는 제어 회로.
청구항 10
제9항에 있어서,
상기 선택 인에이블 신호에 따라 상기 동작 타이머들 중 하나의 타이머가 선택되는 제어 회로.
청구항 11
제1항에 있어서, 상기 클록 생성부는,
서로 다른 주기(period)를 갖는 서브 클록들을 생성하는 다수의 오실레이터들;
상기 서브 클록들을 반전시켜 반전 서브 클록들을 생성하는 다수의 반전회로들; 및
상기 클록 선택 신호에 따라, 상기 서브 클록들과 상기 반전 서브 클록들을 사용하여 메인 클록을 출력하는 클
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록 스위치 회로를 포함하는 제어 회로.
청구항 12
제11항에 있어서,
상기 클록 스위치 회로는 상기 서브 클록들과 상기 반전 서브 클록들 중 주기(period)가 서로 동일한 클록들을
각각의 클록 쌍으로 수신하는 제어 회로.
청구항 13
제1항에 있어서,
상기 커맨드 인터페이스에서 출력된 동작 신호와, 상기 메인 클록에 응답하여 주변 회로들을 제어하기 위한 제
어 신호를 출력하는 제어신호 출력부를 더 포함하는 제어 회로.
청구항 14
데이터가 저장되는 메모리 블록들;
상기 메모리 블록들 중 선택된 메모리 블록의 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로들; 및
커맨드에 응답하여 상기 주변 회로를 제어하기 위한 제어 신호들을 출력하되, 선택된 동작에서 수행되는 각 구
간들의 동작시간을 조절하는 제어 회로를 포함하는 메모리 장치.
청구항 15
제14항에 있어서, 상기 제어 회로는,
커맨드에 응답하여 선택 인에이블 신호 및 동작 신호를 출력하는 커맨드 인터페이스;
상기 선택 인에이블 신호에 응답하여 선택된 동작에서 수행되는 다양한 구간들에 따라 클록 선택 신호를 출력하
는 클록 선택 신호 출력부;
상기 클록 선택 신호에 따라 주기(period)가 다른 메인 클록을 생성하는 클록 생성부; 및
상기 동작 신호와 상기 메인 클록에 응답하여 제어 신호를 출력하는 제어신호 출력부를 포함하는 메모리 장치.
청구항 16
제15항에 있어서, 상기 클록 선택 신호 출력부는,
상기 다양한 구간들에 각각 대응되는 코드들을 저장하고, 저장된 상기 코드들 중 선택된 구간에 대응되는 코드
에 응답하여 상기 클록 선택 신호를 출력하도록 구성된 다수의 동작 코드 저장부들, 또는
상기 다양한 구간들에 각각 대응되는 시간 정보를 저장하고, 상기 시간 정보와 카운트된 시간을 비교하여 상기
클록 선택 신호를 출력하도록 구성된 다수의 동작 타이머들을 포함하는 메모리 장치.
청구항 17
제16항에 있어서, 상기 클록 선택 신호 출력부가 상기 다수의 동작 코드 저장부들을 포함하는 경우,
상기 동작 코드 저장부들 중, 상기 선택 인에이블 신호에 응답하여 선택된 동작에 대응되는 동작 코드 저장부가
선택되고,
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상기 선택된 동작 코드 저장부에 저장된 코드들 중, 선택된 구간에 대응되는 코드에 따라 상기 클록 선택 신호
를 출력하는 메모리 장치.
청구항 18
제16항에 있어서,
상기 클록 선택 신호 출력부는 상기 코드 또는 상기 시간 정보와, 각 구간들의 중요도에 따라 상기 클록 선택
신호를 출력하는 메모리 장치.
청구항 19
제18항에 있어서,
상기 중요도는 메모리 셀들의 문턱전압에 영향을 주는 정도에 따라 설정되는 메모리 장치.
청구항 20
제19항에 있어서,
상기 메모리 셀들의 문턱전압에 주는 영향이 클수록 상기 중요도는 높게 설정되고,
상기 메모리 셀들의 문턱전압에 주는 영향이 적을수록 상기 중요도는 낮게 설정되는 메모리 장치.
발명의 설명
기 술 분 야
본 발명은 제어 회로 및 이를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 동작 타이밍을 조절하는[0001]
제어 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
배 경 기 술
메모리 장치는 데이터가 저장되는 메모리 블록들과, 선택된 메모리 블록의 프로그램, 리드 또는 소거 동작을 수[0003]
행하도록 구성된 주변 회로들과, 주변 회로들을 제어하는 제어 회로를 포함할 수 있다.
메모리 블록들은 데이터가 저장되는 다수의 메모리 셀들을 포함할 수 있다. [0004]
주변 회로들은 제어 회로의 제어에 따라 동작하는 전압 생성 회로, 로우 디코더, 컬럼 디코더, 입출력 회로 및[0005]
패스/페일 판단부 등을 포함할 수 있다.
제어 회로는 커맨드에 응답하여 주변 회로들이 프로그램, 리드 또는 소거 동작을 수행할 수 있도록 주변 회로들[0006]
을 제어한다. 일반적으로, 제어 회로는 일정한 클록(clock)에 따라 각동 동작을 제어하기 때문에, 동작 타이밍
을 가변하는데 제약이 따른다.
발명의 내용
해결하려는 과제
본 발명의 실시예는 동작 타이밍을 유동적으로 조절할 수 있는 제어 회로 및 이를 포함하는 메모리 장치를 제공[0007]
한다.
과제의 해결 수단
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본 발명의 실시예에 따른 제어 회로는, 커맨드에 응답하여 선택 인에이블 신호를 출력하는 커맨드 인터페이스;[0009]
상기 선택 인에이블 신호에 응답하여, 선택된 동작에서 수행되는 다양한 구간들에 따라 클록 선택 신호를 출력
하는 클록 선택 신호 출력부; 및 상기 클록 선택 신호에 따라 주기(period)가 다른 메인 클록을 생성하는 클록
생성부를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 메모리 블록들; 상기 메모리 블록들 중 선택된 메[0010]
모리 블록의 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로들; 및 커맨드에 응답하여 상기 주변 회로를
제어하기 위한 제어 신호들을 출력하되, 선택된 동작에서 수행되는 각 구간들의 동작시간을 조절하는 제어 회로
를 포함한다.
발명의 효과
본 기술은 동작 타이밍을 유동적으로 조절할 수 있으므로, 동작의 중요도에 따라 동작시간을 단축할 수 있다.[0012]
이로 인해, 메모리 장치의 신뢰도를 유지하면서 동작시간을 단축할 수 있다.
도면의 간단한 설명
도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템을 설명하기 위한 도면이다. [0014]
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 4는 동작 코드 저장부로 구성된 클록 선택 신호 출력부를 구체적으로 설명하기 위한 도면이다.
도 5는 타이머로 구성된 클록 선택 신호 출력부를 구체적으로 설명하기 위한 도면이다.
도 6은 클록 생성부를 구체적으로 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.
발명을 실시하기 위한 구체적인 내용
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발[0015]
명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않
도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지
않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통
상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제
공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐[0016]
아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서,
어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외
하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템을 설명하기 위한 도면이다. [0018]
도 1을 참조하면, 시스템(1000)은 저장 장치(1100)와, 저장 장치(1100)를 제어하는 호스트(1200)로 구성될 수[0019]
있다. 저장 장치(1100)는 데이터가 저장되는 메모리 장치(1110)와, 메모리 장치(1110)를 제어하는 메모리 제어
부(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology[0020]
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Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프
로토콜을 사용하여 저장 장치(1100)와 통신할 수 있다. 또한 호스트(1200)와 저장 장치(1100) 간의 인터페이스
프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card),
ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스
프로토콜들 중 하나일 수 있다.
메모리 제어부(1120)는 저장 장치(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사[0021]
이의 데이터 교환을 제어한다. 예를 들면, 메모리 제어부(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드
또는 소거 동작이 수행될 수 있도록 메모리 장치(1110)를 제어한다.
실시예에 따라, 메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access[0022]
Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low
Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있
다. 이하, 메모리 장치(1110)가 플래쉬 메모리인 경우를 예를 들어 설명하도록 한다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다. [0024]
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에[0025]
데이터를 프로그램(program)하거나, 저장된 데이터를 리드(read)하거나, 데이터를 소거(erase)하도록 구성된 주
변 회로들(200)과, 주변 회로들(200)을 제어하는 제어 회로(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록들에는 워드라인들(WL)과[0026]
비트라인들(BL)이 연결될 수 있다. 워드라인들(WL)은 각각의 메모리 블록들에 연결되며, 비트라인들(BL)은 다수
의 메모리 블록들에 공통으로 연결된다.
주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회[0027]
로(250) 및 패스/페일 판단부(260)를 포함할 수 있다.
전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한[0028]
동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여
다양한 레벨의 프로그램 전압들, 패스 전압들, 리드 전압들 및 소거 전압들을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 로컬 라인들에 동작 전압들[0029]
(Vop)을 전달할 수 있다. 예를 들면, 로우 디코더(220)는 로컬 라인들 중 워드라인들(WL)에 동작 전압들(Vop)을
전달할 수 있다. 또한, 로우 디코더(220)는 워드라인들(WL) 외에도, 선택된 메모리 블록에 연결된 셀렉트 라인
들에도 동작 전압들(Vop)을 전달할 수 있다.
페이지 버퍼부(230)는 비트라인들(BL)에 연결된 다수의 페이지 버퍼들(PB)을 포함한다. 페이지 버퍼들(PB)은 비[0030]
트라인들(BL)을 통해 데이터를 주고받으며, 선택된 메모리 블록으로부터 전달받은 데이터를 임시로 저장할 수
있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)과 데이터를[0031]
주고받는다.
입출력 회로(250)는 메모리 제어부(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로[0032]
(300)에 전달하거나, 컬럼 라인들(CL)을 통해 연결된 컬럼 디코더(240)와 데이터를 주고받는다.
패스/페일 판단부(260)는 인에이블 신호(EN)에 응답하여 페이지 버퍼부(230)로부터 수신된 전압(VC) 또는 전류[0033]
에 따라, 수행중인 동작의 패스(pass) 또는 페일(fail) 여부를 판단하고, 패스 신호(PASS) 또는 페일 신호
(FAIL)를 제어 회로(300)에 전달한다.
제어 회로(300)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압 생성 신호(VOL)SIG), 로우 어드레스(RADD),[0034]
페이지 버퍼 제어 신호(PBSIGNALS), 인에이블 신호(EN) 및 컬럼 어드레스(CADD)를 출력하여 주변 회로들(200)을
제어할 수 있다.
특히, 제어 회로(300)는 프로그램, 리드 또는 소거 동작 시, 클록을 변경하여 일부 구간의 동작시간을 조절할[0035]
수 있다. 예를 들면, 프로그램 동작은 프로그램 셋업(setup) 구간, 프로그램(program) 구간, 래치(latch) 구간,
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검증(verify) 구간 등을 포함할 수 있다. 제어 회로(300)는 이러한 구간들을 중요도에 따라 다수의 구간들로 구
분하고, 각 구간들이 수행될 때 서로 다른 주기를 갖는 클록을 사용하여 주변 회로들(200)을 제어할 수 있다.
여기서, 중요도는 메모리 셀들의 문턱전압에 영향을 주는 정도를 의미한다. 예를 들면, 중요도가 높을수록 메모
리 셀들의 문턱전압에 영향을 많이 줄 수 있다. 중요도가 높은 구간에 제1 클록이 사용된다고 가정하면, 상대적
으로 중요도가 낮은 구간에서는 제1 클록보다 주기가 짧은 제2 클록이 사용될 수 있다. 즉, 주기가 짧은 제2 클
록이 사용되면, 제어 회로(300)는 제2 클록에 따라 주변 회로들(200)을 제어하기 때문에, 제1 클록이 사용될 때
보다 동작 타이밍이 단축될 수 있다. 서로 다른 주기를 갖는 클록들을 사용하기 위하여, 제어 회로(300)는 다음
과 같이 구성될 수 있다.
도 3은 도 2의 제어 회로를 구체적으로 설명하기 위한 도면이다. [0037]
도 3을 참조하면, 제어 회로(300)는 커맨드 인터페이스(command interface; 310), 어드레스 디코더(address[0038]
decoder; 320), 클록 선택 신호 출력부(timer; 330), 클록 생성부(clock generator; 340) 및 제어신호 출력부
(control signal output unit; 350)를 포함할 수 있다.
커맨드 인터페이스(310)는 메모리 제어부(도 1의 1120)로부터 수신된 커맨드(CMD)에 응답하여 동작 신호(OPSIG)[0039]
및 선택 인에이블 신호(OS_EN)를 출력할 수 있다.
어드레스 디코더(320)는 메모리 제어부(도 1의 1120)로부터 수신된 어드레스(ADD)에 응답하여, 로우 어드레스[0040]
(RADD) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
클록 선택 신호 출력부(330)는 다양한 동작들이 수행하는 다양한 구간들에 따라 클록 선택 신호(CLK_SEL)를 출[0041]
력할 수 있다. 예를 들면, 다양한 동작들은 프로그램 동작, 리드 동작 및 소거 동작을 포함할 수 있다. 각 동작
들은 다양한 구간들로 이루어지는데, 프로그램 동작을 예를 들어 설명하면 다음과 같다.
프로그램 동작은 프로그램 전압 셋업 구간, 프로그램 전압 인가 구간 및 검증 동작 구간 등을 포함할 수 있다.[0042]
각 구간들은 설정된 코드에 따라 수행되거나, 특정 시간 동안 수행될 수 있다. 이에 따라, 클록 선택 신호 출력
부(330)는 동작 코드 저장부로 구성되거나 타이머로 구성될 수 있다.
클록 선택 신호 출력부(330)가 동작 코드 저장부로 구성된 경우, 클록 선택 신호 출력부(330)는 동작 코드에 따[0043]
라 클록 선택 신호(CLK_SEL)를 출력할 수 있다. 클록 선택 신호 출력부(330)가 타이머로 구성된 경우, 클록 선
택 신호 출력부(330)는 선택 인에이블 신호(OS_EN)에 응답하여, 선택된 구간의 동작시간을 카운트하고, 미리 저
장된 시간 정보와 카운트된 동작시간을 서로 비교하여 클록 선택 신호(CLK_SEL)를 출력할 수 있다. 클록 선택
신호(CLK_SEL)는 하이(high) 또는 로우(low)로 출력되거나, 다수의 비트로 이루어진 코드로 출력될 수 있다. 본
실시예에서는 클록 선택 신호(CLK_SEL)가 하이(high) 또는 로우(low)로 출력되는 경우를 예를 들어 설명하도록
한다.
클록 생성부(340)는 선택 인에이블 신호(OS_EN) 및 클록 선택 신호(CLK_SEL)에 응답하여, 주기가 서로 다른 제1[0044]
메인 클록(MC_CLK1) 또는 제2 메인 클록(MC_CLK2)을 출력할 수 있다. 예를 들면, 제2 메인 클록(MC_CLK2)은 제
1 메인 클록(MC_CLK1)보다 주기가 짧을 수 있다.
제어신호 출력부(350)는 동작 신호(OPSIG)와 제1 또는 제2 메인 클록(MC_CLK1 또는 MC_CLK2)에 응답하여, 주변[0045]
회로들(200)을 제어하기 위한 제어 신호들(VOL_SIG, PBSIGNALS 및 EN)을 출력할 수 있다. 제어 신호들
(VOL_SIG, PBSIGNALS 및 EN)은 제1 또는 제2 메인 클록(MC_CLK1 또는 MC_CLK2)에 따라 가변될 수 있다.
도 4는 동작 코드 저장부로 구성된 클록 선택 신호 출력부를 구체적으로 설명하기 위한 도면이다. [0047]
도 4를 참조하면, 클록 선택 신호 출력부(330)는 다수의 동작 코드 저장부들(331a~333a)을 포함할 수 있다. 도[0048]
4에서는 제1 내지 제3 동작 코드 저장부들(331a, 332a 및 333a)이 포함된 클록 선택 신호 출력부(330)가 도시되
어 있으나, 메모리 장치에 따라 동작 코드 저장부들의 개수는 달라질 수 있다.
제1 내지 제3 동작 코드 저장부들(331a~333a)에는, 서로 다른 제1 내지 제3 동작들에서 수행되는 다양한 구간들[0049]
에 대한 코드(code)가 저장될 수 있다. 여기서, 제1 내지 제3 동작들은 본 실시예의 이해를 돕기 위한
것이므로, 메모리 장치에 따라 더 다양한 동작들이 포함될 수 있다. 예를 들어, 제1 동작 코드 저장부(331a)는
프로그램 동작에 대응되는 다양한 코드들을 저장할 수 있고, 제2 동작 코드 저장부(332a)는 리드 동작에 대응되
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는 다양한 코드들을 저장할 수 있으며, 제3 동작 코드 저장부(333a)는 소거 동작에 대응되는 다양한 코드들을
저장할 수 있다. 제1 동작 코드 저장부(331a)는, 프로그램 셋업(setup) 구간에 대응되는 제1 코드, 프로그램 구
간에 대응되는 제2 코드, 래치(latch) 구간에 대응되는 제3 코드 및 검증(verify) 구간에 대응되는 제4 코드를
저장할 수 있다. 제2 동작 코드 저장부(332a)는 리드 셋업 구간에 대응되는 제5 코드, 센싱(sensing) 구간에 대
응되는 제6 코드 및 평가(evaluation) 구간에 대응되는 제7 코드, 출력(output) 구간에 대응되는 제8 코드를 저
장할 수 있다. 상기 제3 동작 코드 저장부(333a)는, 소거 셋업 구간에 대응되는 제9 코드, 소거 구간에 대응되
는 제10 코드, 래치 구간에 대응되는 제11 코드 및 검증 구간에 대응되는 제12 코드를 저장할 수 있다. 상기 구
간들은 본 기술의 이해를 돕기 위한 것이므로, 메모리 장치에 따라 더욱 다양한 구간들이 포함될 수 있다.
상술한 구간들 중에서, 메모리 장치의 중요도에 크게 영향을 주지 않는 구간은 래치 구간일 수 있다. 반면에,[0050]
프로그램, 리드, 소거 및 검증 구간들은 메모리 셀들의 문턱전압 변화에 직접적인 영향을 주는 구간들이므로 중
요도가 높은 구간일 수 있다.
선택 인에이블 신호(OS_EN)가 제1 동작에 대응되는 신호인 경우, 클록 선택 신호 출력부(330)는 제1 동작이 수[0051]
행되는 동안, 제1 동작에 포함된 각 구간들의 코드를 체크한다. 클록 선택 신호 출력부(330)는 코드에 따라 클
록 선택 신호(CLK_SEL)를 하이(H) 또는 로우(L)로 출력할 수 있다. 예를 들면, 클록 선택 신호 출력부(330)는
제1 동작에 포함된 제1 구간이 시작되면, 제1 구간에 대응되는 코드에 따라 하이(H)의 클록 선택 신호(CLK_SE
L)를 출력하고, 제2 구간이 시작되면, 제2 구간에 대응되는 코드에 따라 로우(L)의 클록 선택 신호(CLK_SEL)를
출력할 수 있다. 또한, 제1 구간이 수행된 후에 제2 구간이 수행되더라도, 제1 및 제2 구간들이 모두 중요도가
높은 구간들인 경우, 클록 선택 신호 출력부(330)는 제1 구간이 완료되고 제2 구간이 시작되더라도 각 구간에
대응되는 코드에 따라 클록 선택 신호(CLK_SEL)를 유지할 수 있다.
도 5는 타이머로 구성된 클록 선택 신호 출력부를 구체적으로 설명하기 위한 도면이다. [0053]
도 5를 참조하면, 클록 선택 신호 출력부(330)는 다수의 동작 타이머들을 포함할 수 있다. 도 5에서는 제1 내지[0054]
제3 동작 타이머들(331b, 332b 및 333b)이 포함된 클록 선택 신호 출력부(330)가 도시되어 있으나, 메모리 장치
에 따라 동작 타이머들의 개수는 달라질 수 있다.
제1 내지 제3 동작 타이머들(331b~333b)에는, 서로 다른 제1 내지 제3 동작들에서 수행되는 다양한 구간들에 대[0055]
한 시간 정보가 저장될 수 있다. 여기서, 제1 내지 제3 동작들은 본 실시예의 이해를 돕기 위한 것이므로, 메모
리 장치에 따라 동작들의 개수는 달라질 수 있다. 제1 동작이 프로그램 동작인 경우를 예로 들면, 프로그램 동
작은 프로그램 셋업(setup) 구간, 프로그램 구간, 래치(latch) 구간 및 검증(verify) 구간 등을 포함할 수
있다. 제2 동작이 리드 동작인 경우, 리드 동작은 리드 셋업 구간, 센싱(sensing) 구간, 평가(evaluation) 구간
및 출력(output) 구간 등을 포함할 수 있다. 제3 동작이 소거 동작인 경우를 예로 들면, 소거 동작은 소거 셋업
구간, 소거 구간, 래치 구간 및 검증 구간 등을 포함할 수 있다. 상술한 구간들 중, 메모리 장치의 중요도에 크
게 영향을 주지 않는 구간은 래치 구간일 수 있다. 반면에, 프로그램, 리드, 소거 및 검증 구간들은 메모리 셀
들의 문턱전압 변화에 직접적인 영향을 주는 구간들이므로 중요도가 높은 구간일 수 있다.
선택 인에이블 신호(OS_EN)가 제1 동작에 대응되는 신호인 경우, 클록 선택 신호 출력부(330)는 제1 동작이 수[0056]
행되는 동안, 제1 동작에 포함된 각 구간들이 진행되는 시간을 카운트한다. 클록 선택 신호 출력부(330)는 설정
된 구간에 따라 클록 선택 신호(CLK_SEL)를 하이(H) 또는 로우(L)로 출력할 수 있다. 예를 들면, 클록 선택 신
호 출력부(330)는 제1 동작에 포함된 제1 구간이 시작되면 하이(H)의 클록 선택 신호(CLK_SEL)를 출력하고, 제1
구간이 수행된 시간이 제1 동작 타이머(331b)에 설정된 시간에 도달하여 제2 구간으로 바뀌면, 로우(L)의 클록
선택 신호(CLK_SEL)를 출력할 수 있다. 또한, 상대적으로 중요도가 높은 단계들이 연속적으로 수행되는 경우에
는, 제1 내지 제3 동작 타이머(331b~333b)에는 해당 구간들을 하나의 구간으로 그룹화할 수 있다. 즉, 제1 구간
이 수행된 후에 제2 구간이 수행되더라도, 제1 및 제2 구간들이 모두 중요도가 높은 구간들인 경우, 클록 선택
신호 출력부(330)는 제1 구간이 완료되고 제2 구간이 시작되더라도 클록 선택 신호(CLK_SEL)를 변경하여 출력하
지 않을 수 있다. 각 구간의 정보는 메모리 장치에 미리 저장될 수 있다.
도 6은 클록 생성부를 구체적으로 설명하기 위한 도면이다. [0058]
도 6을 참조하면, 클록 생성부(340)는 제1 및 제2 오실레이터들(341 및 342), 제1 및 제2 반전회로들(343 및[0059]
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344) 및 클록 스위치 회로(345)를 포함할 수 있다.
제1 및 제2 오실레이터들(341 및 342)은 선택 인에이블 신호(OS_EN)에 응답하여 서로 다른 주기를 갖는 클록들[0060]
을 생성한다. 예를 들면, 제1 오실레이터(341)는 제1 서브 클록(SUB_CLK1)을 생성할 수 있다. 제2 오실레이터
(342)는 제1 서브 클록(SUB_CLK2)보다 주기가 짧은 제2 서브 클록(SUB_CLK2)을 생성할 수 있다. 선택 인에이블
신호(OS_EN)가 제1 및 제2 오실레이터들(341 및 342)에 동시에 인가되므로, 제1 및 제2 오실레이터들(341 및
342)은 제1 및 제2 서브 클록들(SUB_CLK1 및 SUB_CLK2)을 동시에 생성할 수 있다.
제1 및 제2 반전회로들(343 및 344)은 제1 및 제2 서브 클록들(SUB_CLK1 및 SUB_CLK2)을 반전시켜 제1 및 제2[0061]
반전 서브 클록들(SUB_CLKb1 및 SUB_CLKb2)을 출력한다. 예를 들면, 제1 반전회로(343)는 제1 서브 클록
(SUB_CLK1)을 반전시켜 제1 반전 서브 클록(SUB_CLKb1)을 출력하고, 제2 반전회로(344)는 제2 서브 클록
(SUB_CLK2)을 반전시켜 제2 반전 서브 클록(SUB_CLKb2)을 출력할 수 있다. 제1 반전 서브 클록(SUB_CLKb1)은
제1 서브 클록(SUB_CLK1)과 비교하여 위상(phase)은 서로 다르고, 주기(period)는 서로 동일할 수 있다.
클록 스위치 회로(345)는 클록 선택 신호(CLK_SEL)에 응답하여 제1 메인 클록(MC_CLK1) 또는 제2 메인 클록[0062]
(MC_CLK2)을 출력할 수 있다. 예를 들면, 클록 스위치 회로(345)는 클록 선택 신호(CLK_SEL)가 수신되면, 클록
선택 신호(CLK_SEL)에 따라 제1 서브 클록(SUB_CLK1)과 제1 반전 서브 클록(SUB_CLKb1)으로 이루어진 클록 쌍
또는 제2 서브 클록(SUB_CLK2)과 제2 반전 서브 클록(SUB_CLKb2)으로 이루어진 클록 쌍을 사용하여 제1 메인 클
록(MC_CLK1) 또는 제2 메인 클록(MC_CLK2)을 출력할 수 있다. 즉, 클록 스위치 회로(345)는 제1 서브 클록
(SUB_CLK1)과 제1 반전 서브 클록(SUB_CLKb1)을 사용하여 제1 메인 클록(MC_CLK1)을 출력하거나, 제2 서브 클
록(SUB_CLK2)과 제2 반전 서브 클록(SUB_CLKb2)을 사용하여 제2 메인 클록(MC_CLK2)을 출력할 수 있다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다. [0064]
도 7을 참조하면, 프로그램 동작은 프로그램 셋업 구간, 프로그램 구간, 래치 구간 및 검증 구간을 포함할 수[0065]
있다. 프로그램 셋업 구간에서는, 프로그램 전압 및 패스 전압이 설정될 수 있다. 프로그램 구간에서는, 선택된
워드라인에 프로그램 전압이 인가되고, 비선택된 워드라인들에는 패스전압이 인가되어, 선택된 메모리 셀들의
문턱전압이 높아질 수 있다. 래치 구간에서는, 페이지 버퍼들에 포함된 래치들이 셋업될 수 있으며, 이 구간에
서는 메모리 셀들의 문턱전압에 영향을 주는 동작은 수행되지 않는다. 검증 구간에서는, 선택된 메모리 셀들의
문턱전압을 판단하기 위하여, 선택된 워드라인에 검증전압이 인가되고 비선택된 워드라인들에는 패스전압이 인
가될 수 있다. 상술한 구간들 중에서, 메모리 셀들의 문턱전압에 영향을 줄 수 있는 프로그램 구간과, 메모리
셀들의 문턱전압을 판단하는 검증 구간은 중요도가 다른 구간들에 비하여 상대적으로 높은 구간들에 해당되며,
나머지 구간들은 중요도가 상대적으로 낮을 수 있다. 따라서, 중요도가 상대적으로 낮은 구간에서는 주기가 짧
은 제2 메인 클록(MC_CLK2)을 사용하여 동작시간을 단축할 수 있고, 중요도가 상대적으로 높은 구간에서는 주기
가 긴 제1 메인 클록(MC_CLK1)을 사용하여 메모리 장치의 신뢰도 저하를 방지할 수 있다.
ISPP(incremental step pulse program) 방식의 프로그램 동작에서는 다수의 프로그램 루프(loop)가[0066]
수행되므로, 프로그램 동작이 수행되는 동안 다수의 프로그램 구간들, 래치 구간들 및 검증 구간들이 수행될 수
있다.
ISPP 방식의 프로그램 동작을 예를 들어 설명하면 다음과 같다. [0067]
프로그램 동작이 수행되는 동안, 선택 인에이블 신호(도 6의 OS_EN)가 활성화되어, 제1 및 제2 오실레이터들(도[0068]
6의 341 및 342)은 제1 및 제2 서브 클록들(SUB_CLK1 및 SUB_CLK2)을 출력할 수 있다.
프로그램 셋업 구간(VSET11)이 중요도가 상대적으로 낮은 구간으로 설정되면, 프로그램 셋업 구간(VSET11)은 제[0069]
1 서브 클록(SUB_CLK1)보다 주기가 짧은 제2 서브 클록(SUB_CLK2)을 사용하여 출력되는 제2 메인 클록(MC_CLK
2)에 따라 동작할 수 있다. 프로그램 셋업 구간이 완료되면, 제1 프로그램 구간(PGM11)이 수행될 수 있다. 프로
그램 셋업 구간(VSET11)이 완료되는 시점은 클록 선택 신호 출력부(도 3의 330)에 의해 체크되며, 클록 선택 신
호 출력부(330)에서 출력되는 클록 선택 신호(CLK_SEL)의 변화에 따라 제1 또는 제2 메인 클록(MC_CLK1 또는
MC_CLK2)이 생성될 수 있다. 후술하는 구간들에서도 메인 클록은 클록 선택 신호 출력부(330)에 따라 선택될 수
있다.
제1 프로그램 구간(PGM11)에서는 선택된 메모리 셀들의 문턱전압이 높아지므로, 중요도가 높은 구간으로 설정될[0070]
수 있다. 따라서, 제1 프로그램 구간(PGM11)은 충분한 동작시간을 확보하기 위하여, 제2 메인 클록(MC_CLK2)보
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다 긴 주기를 갖는 제1 메인 클록(MC_CLK1)에 따라 동작할 수 있다. 제1 프로그램 구간(PGM11)이 완료되면, 제1
래치 구간(LAT11)이 수행될 수 있다. 클록 선택 신호 출력부(330)에서 출력되는 클록 선택 신호(CLK_SEL)의 변
화에 따라 제1 또는 제2 메인 클록(MC_CLK1 또는 MC_CLK2)이 선택적으로 생성될 수 있다.
제1 래치 구간(LAT11)에서는 페이지 버퍼들에 포함된 래치들이 셋업되거나, 워드라인들이 디스차지될 수 있다.[0071]
제1 래치 구간(LAT11)에서는 메모리 셀들의 문턱전압에 영향을 주는 동작이 수행되지 않으므로, 제1 래치 구간
(LAT11)은 다른 구간들보다 중요도가 상대적으로 낮은 구간으로 설정될 수 있다. 이에 따라, 제1 래치 구간
(LAT11)은 제2 메인 클록(MC_CLK2)에 따라 동작할 수 있다. 제1 래치 구간(LAT11)이 완료되면, 제1 검증 구간
(VER11)이 수행될 수 있다.
제1 검증 구간(LAT11)에서는 선택된 메모리 셀들의 문턱전압이 목표레벨보다 높은지를 판단할 수 있다. 제1 검[0072]
증 구간(LAT11)의 동작으로 인해, 이전에 수행된 프로그램 루프가 패스(pass)인지 또는 페일(fail)인지가 판단
되므로, 제1 검증 구간(LAT11)은 중요도가 상대적으로 높은 구간으로 설정될 수 있다. 따라서, 제1 검증 구간
(LAT11)은 충분한 동작시간을 확보하기 위하여, 제2 메인 클록(MC_CLK2)보다 긴 주기를 갖는 제1 메인 클록
(MC_CLK1)에 따라 동작할 수 있다.
제1 검증 구간(LAT11) 결과, 이전 프로그램 루프가 페일(fail)되면, 제2 래치 구간(LAT12)이 수행될 수 있고,[0073]
이어서 제2 프로그램 구간(PGM12)이 수행될 수 있다. 도 6에서는 제2 프로그램 구간(PGM12)까지만 도시되어 있
으나, 이는 설명의 편의를 위한 것이므로, 더 많은 구간들이 수행될 수 있다.
상술한 본 발명의 실시예와 종래 기술을 비교하면, 종래에는 모든 구간들(VSET21, PGM21, LAT21, VER21, LAT22[0074]
및 PGM22)이 일정한 메인 클록(MC_CLK)을 사용하여 수행되기 때문에, 동작시간을 유동적으로 조절할 수 없었다.
본 실시예에서는 다양한 주기를 갖는 서브 클록들(SUB_CLK1 및 SUB_CLK2)을 선택적으로 사용하여 메인 클록의[0075]
주기(period)를 조절할 수 있으므로, 동작시간을 유동적으로 조절할 수 있다. 또한, 본 실시예에서는 서로 다른
두 개의 서브 클록들(SUB_CLK1 및 SUB_CLK2)에 대하여 설명되었으나, 메모리 장치에 따라 다수의 서브 클록들이
사용될 수 있다.
본 실시예의 제1 메인 클록(MC_CLK1)과 종래 기술의 메인 클록(MC_CLK)의 주기가 서로 동일하다고 가정하면, 본[0076]
실시예와 종래 기술에서 제1 프로그램 구간들(PGM11 및 PGM21)은 서로 동일한 주기를 갖는 메인 클록들(MC_CLK1
및 MC_CLK)을 사용하여 수행되므로, 서로 동일한 시간(T1-T2) 동안 수행될 수 있다.
반면에, 본 실시예의 제1 래치 구간(LAT11)은 주기가 짧은 제2 메인 클록(MC_CLK2)을 사용하여 수행되므로, 종[0077]
래 기술의 제1 래치 구간(LAT21)이 수행되는 시간(T2-T3')보다 짧은 시간(T2-T3) 동안 수행될 수 있다.
본 실시예와 종래 기술에서 제1 검증 구간들(VER11 및 VER21)은 서로 동일한 주기를 갖는 메인 클록들(MC_CLK1[0078]
및 MC_CLK)을 사용하여 수행되므로, 서로 동일한 시간(T3-T4 및 T3'-T4') 동안 수행될 수 있다.
상술한 바와 같이, 나머지 제2 래치 구간(LAT12 및 LAT22)에서도 종래 기술의 동작시간(T4'-T5')보다 본 실시예[0079]
의 동작시간(T4-T5)이 짧을 수 있고, 종래 기술의 제2 프로그램 구간(PGM22)과 본 실시예의 제2 프로그램 구간
(PGM12)은 서로 동일한 동작시간(T5'-T6' 및 T5-T6) 동안 수행될 수 있다.
이처럼, 프로그램 동작시 중요도가 상대적으로 낮은 구간들에서 주기가 짧은 클록을 사용함으로써, 메모리 장치[0080]
의 신뢰도 저하를 방지하면서 전체적인 동작시간이 단축될 수 있다.
또한, 상술한 실시예에서는 주기가 서로 다른 두 개의 서브 블록들 및 메인 클록들을 예를 들어 설명하였으나,[0081]
메모리 장치에 따라 세 개 이상의 오실레이터들을 사용하여 주기가 서로 다른 세 개 이상의 서브 클록들을 생성
할 수 있고, 세 개 이상의 서브 클록들을 선택적으로 사용하여 서로 다른 세 개 이상의 메인 클록들을 생성할
수도 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. [0083]
도 8을 참조하면, 메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에[0084]
대한 구체적인 설명은 생략한다.
제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사[0085]
용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프
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로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드
된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메
모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할
수 있다. 또한, 도 8에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드
데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book),[0086]
PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile
phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio
recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지
털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재
생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장
치들 중 하나에 적용될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.[0088]
도 9를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110),[0089]
제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른
컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가
추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋
(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될
수 있다.
메모리 장치(1110)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설[0090]
명은 생략한다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.[0091]
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스[0092]
템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip
Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On
Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad
Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP),
System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level
Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는[0094]
그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의
통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
부호의 설명
300: 제어 회로 310: 커맨드 인터페이스[0096]
320: 어드레스 디코더 330: 클록 선택 신호 출력부
340: 클록 생성부 350: 제어신호 출력부
331a~333a: 동작 코드 저장부들 331b~333b: 동작 타이머들
341, 342: 오실레이터들 343, 344: 반전 회로들
345: 클록 스위치 회로
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도면
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도면2
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