(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2013-0121883
(43) 공개일자 2013년11월06일
(51) 국제특허분류(Int. Cl.)
H01L 21/336 (2006.01) H01L 29/78 (2006.01)
H01L 21/20 (2006.01)
(21) 출원번호 10-2013-7016251
(22) 출원일자(국제) 2011년11월21일
심사청구일자 없음
(85) 번역문제출일자 2013년06월21일
(86) 국제출원번호 PCT/US2011/061595
(87) 국제공개번호 WO 2012/071301
국제공개일자 2012년05월31일
(30) 우선권주장
13/291,515 2011년11월08일 미국(US)
61/416,410 2010년11월23일 미국(US)
(71) 출원인
마이크로칩 테크놀로지 인코포레이티드
미국 85224-6199 아리조나 챈들러 웨스트 챈들러
블러바드 2355
(72) 발명자
딕스, 그레고리
미합중국, 애리조나 85284, 탬페, 이스트 엘 프레
다 로드 1821
레더우드, 팜
미합중국, 애리조나 85283, 탬페, 사우스 테렌스
로드 7235
(74) 대리인
특허법인세신
전체 청구항 수 : 총 20 항
(54) 발명의 명칭 낮은 RDSON의 FET을 얻기위한 낮은 압력 EPI의 사용
(57) 요 약
기판(100) 상에 에피택셜층(110)을 형성하는 방법은 고농도로 도핑된 실리콘 기판을 형성하는 단계; 대기압보다
낮은 압력 하에서 고농도로 도핑된 실리콘 기판 상에 에피택셜층을 증착하는 단계; 및 이온 주입법으로 에피택셜
층에 도펀트를 주입하여 저농도로 도핑된 에피택셜층을 형성하는 단계를 가질 수 있다.
대 표 도 - 도2
공개특허 10-2013-0121883
- 1 -
특허청구의 범위
청구항 1
기판 상에 에피택셜층을 형성하는 방법으로서,
고농도로 도핑된 실리콘 기판을 형성하는 단계;
대기압보다 낮은 압력 하에서 고농도로 도핑된 실리콘 기판 상에 에피택셜층을 증착하는 단계; 및
이온 주입법으로 에피택셜층에 도펀트를 주입하여 저농도로 도핑된 에피택셜층을 형성하는 단계를 포함하는 것
인 방법.
청구항 2
제1항에 있어서, 상기 에피택셜층은 약 1.0 내지 2.0 마이크론의 두께를 갖는 것인 방법.
청구항 3
제1항에 있어서, 상기 에피택셜층은 약 1.5 내지 2.0 마이크론의 두께를 갖는 것인 방법.
청구항 4
제1항에 있어서, 상기 실리콘 기판 및 저농도로 도핑된 에피택셜층을 주입 및 어닐링하는 단계를 추가로 포함하
는 것인 방법.
청구항 5
제4항에 있어서, 상기 에피택셜층에 고 항복 전압 전력 전계 효과 트랜지스터(FET)를 형성하는 단계를 추가로
포함하며, 상기 기판의 도핑 및 에피택셜층의 두께 및 도핑은 전력 FET의 낮은 온-저항을 위하여 제공하는 것인
방법.
청구항 6
제1항에 있어서, 상기 에피택셜층은 저농도로 도핑된 것인 방법.
청구항 7
제6항에 있어서, 도펀트가 에피택셜층의 증착을 위해 첨가되지 않는 것인 방법.
청구항 8
제1항에 있어서, 상기 기판은 약 10
19
- 10
20
의 농도로 도핑되는 것인 방법.
청구항 9
제1항에 있어서, 상기 저 압력은 최대 50,000(오만) Pa인 것인 방법.
청구항 10
제9항에 있어서, 상기 저 압력은 2660 Pa인 것인 방법.
청구항 11
반도체 디바이스로서,
고농도로 도핑된실리콘 기판; 및
고농도로 도핑된 실리콘 기판 상에 대기압보다 낮은 압력 하에서 증착된 에피택셜층을 포함하며, 상기 도펀트는
이온 주입법으로 에피택셜층에 주입되어 저농도로 도핑된 에피택셜층을 형성하는 것인 반도체 디바이스.
공개특허 10-2013-0121883
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청구항 12
제11항에 있어서, 상기 에피택셜층은 약 1.0 내지 2.0 마이크론의 두께를 갖는 것인 반도체 디바이스.
청구항 13
제11항에 있어서, 상기 에피택셜층은 약 1.5 내지 2.0 마이크론의 두께를 갖는 것인 반도체 디바이스.
청구항 14
제11항에 있어서, 상기 실리콘 기판 및 저농도로 도핑된 에피택셜층은 주입되고 어닐링되는 것인 반도체 디바이
스.
청구항 15
제14항에 있어서, 고 항복 전압 전력 전계 효과 트랜지스터(FET)가 상기 에피택셜층에 형성되고, 상기 기판의
도핑 및 상기 에피택셜층의 두께 및 도핑은 전력 FET의 낮은 온-저항을 제공하는 것인 반도체 디바이스.
청구항 16
제11항에 있어서, 상기 에피택셜층은 저농도로 도핑된 것인 반도체 디바이스.
청구항 17
제16항에 있어서, 도펀트가 에피택셜층의 증착을 위해 첨가되지 않는 것인 반도체 디바이스.
청구항 18
제11항에 있어서, 상기 기판은 약 10
19
- 10
20
의 농도로 도핑되는 것인 반도체 디바이스.
청구항 19
제11항에 있어서, 상기 저 압력은 최대 50,000(오만) Pa인 것인 반도체 디바이스.
청구항 20
제19항에 있어서, 상기 저 압력은 2660 Pa인 것인 반도체 디바이스.
명 세 서
기 술 분 야
본 출원은 2010년 11월 23일자 출원된 미국 가출원 제61/416,410호, "낮은 RDSON FET을 가능하게 하는 낮은 압[0001]
력 EPI의 용도(USING LOW PRESSURE EPI TO ENABLE LOW RDSON FET)"의 이익을 주장하며, 그 전체가 본 발명에
포함된다.
본 발명은 반도체 디바이스의 제조, 특히, 실리콘 기판에의 얕은 에피택셜 실리콘(Epi)층의 제조에 관한[0002]
것이다.
배 경 기 술
특히, 집적 반도체 디바이스 또는 개별 반도체 디바이스에 사용되는 전력 적용을 위한 전계 효과 트랜지스터[0003]
(FETs)의 제조에서, 이러한 디바이스의 낮은 온 저항(low on resistance)은 일반적으로 요구된다. 수직 전력 트
랜지스터를 설계하는 경우, 일반적으로, 기판은 드레인으로서 역할을 하고, 부하 전류는 기판을 통과하여 드레
인 접점으로 흐른다. 따라서, 기판은 이러한 디바이스를 위해 낮은 저항을 가지는 것이 필요하다. 낮은 RdsOn
수직-전류-흐름 FET(low RdsOn vertical-current-flow FET)을 형성하기 위해서는 웨이퍼 배면에 직렬 저항을
최소화하기 위하여 고농도로 도핑된(highly doped) 기판의 사용이 필요하다. 그러나, 이를 달성하기 위해 필요
한 도핑 수준은 너무 높아서 적절한 항복(降伏) 전압을 갖는 디바이스를 제조할 수 없다. 종래의 실리콘 기판의
에피택셜 실리콘(Epi)층의 성장은 대기압 하에서 이루어지고, 그것은 전력 FET 디바이스 제조에 적절한 고농도
로 도핑된 기판 및 저농도로 도핑된(lightly doped) 에피(Epi)-층 사이에서 점진적 전이(transition)를 가져온
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다. 게다가, 에피의 도펀트 농도는 일반적으로 엄격하게 제어되지 않는다. 따라서, 약간의 충분한 배경 농도를
얻기 위하여 비교적 큰 에피-층 두께이 필요하며, 이는 직렬 저항을 다시 증가시킨다. 그 결과 전력 FET 디바이
스의 성능을 제한한다.
발명의 내용
해결하려는 과제
따라서, 고 항복 전압 및 저 RdsOn을 갖는 고 전력 전계 효과 트랜지스터(FET) 디바이스가 필요하다.[0004]
과제의 해결 수단
일 실시 형태에 따르면, 기판에 에피택셜층을 형성하는 방법은 고농도로 도핑된 실리콘 기판을 형성하는 단계;[0005]
대기압보다 낮은 압력(sub atmospheric pressure) 하에서 고농도로 도핑된(heavily doped) 실리콘 기판에 에피
택셜층을 증착하는 단계, 및 도펀트를 이온 주입법으로 에피택셜층에 주입하여 저농도로 도핑된 에피택셜층을
형성하는 단계를 포함할 수 있다.
추가 실시 형태에 따르면, 에피택셜층은 약 1.0 내지 2.0 마이크론의 두께를 가질 수 있다. 추가 실시 형태에[0006]
따르면, 에피택셜층은 1.5 내지 2.0 마이크론의 두께를 가질 수 있다. 추가 실시 형태에 따르면, 방법은 실리콘
기판 및 저농도로 도핑된 에피택셜층을 주입 및 어닐링 하는 단계를 추가로 포함할 수 있다. 추가 실시 형태에
따르면, 방법은 상기 에피택셜층에 고 항복 전압 전력 전계 효과 트랜지스터(FET)를 형성하는 단계를 추가로 포
함할 수 있으며, 기판의 도핑 및 에피택셜층의 두께 및 도핑은 전력 FET의 낮은 온-저항을 제공한다. 추가 실시
형태에 따르면, 에피택셜층은 저농도로 도핑될 수 있다. 추가 실시 형태에 따르면, 어떠한 도펀트도 에피택셜층
의 증착을 위해 첨가되지 않을 수 있다. 추가 실시 형태에 따르면, 기판은 약 10
19
- 10
20
의 농도로 도핑될 수
있다. 추가 실시 형태에 따르면, 저 압력은 50,000(오만) Pa까지 될 수 있다. 추가 실시 형태에 따르면, 저 압
력은 2660 Pa일 수 있다.
또 하나의 실시 형태에 따르면, 반도체 디바이스는 고농도로 도핑된 실리콘 기판; 및 고농도로 도핑된 실리콘[0007]
기판에 대기압보다 낮은 압력하에서 증착된 에피택셜층을 포함할 수 있으며, 여기서 도펀트는 이온 주입법으로
에피택셜층에 주입되어 저농도로 도핑된 에피택셜층을 형성한다.
반도체 디바이스의 추가 실시 형태에 따르면, 에피택셜층은 약 1.0 내지 2.0 마이크론의 두께를 가질 수 있다.[0008]
반도체 디바이스의 추가 실시 형태에 따르면, 에피택셜층은 약 1.5 내지 2.0 마이크론의 두께를 가질 수 있다.
반도체 디바이스의 추가 실시 형태에 따르면, 실리콘 기판 및 저농도로 도핑된 에피택셜층은 주입 및 어닐링 될
수 있다. 반도체 디바이스의 추가 실시 형태에 따르면, 고 항복 전압 전력 전계 효과 트랜지스터(FET)는 상기
에피택셜층에 형성될 수 있으며, 여기서 기판의 도핑 및 에피택셜층의 두께 및 도핑은 전력-FET의 낮은 온-저항
을 제공한다. 반도체 디바이스의 추가 실시 형태에서, 에피택셜층은 저농도로 도핑될 수 있다. 반도체 디바이스
의 추가 실시 형태에서, 도펀트는 에피택셜층의 증착을 위해 첨가되지 않을 수 있다. 반도체 디바이스의 추가
실시 형태에서, 기판은 약 10
19
- 10
20
의 농도로 도핑될 수 있다. 반도체 디바이스의 추가 실시 형태에서, 대기
압보다 낮은 압력은 50,000(오만) Pa까지 될 수 있다. 반도체 디바이스의 추가 실시 형태에서 상기 대기압보다
낮은 압력은 2660 Pa일 수 있다.
도면의 간단한 설명
도 1은 기판 및 에피-층의 예시적인 실시 형태를 도시한다.[0009]
도 2는 도 1에 따른 구조에 형성된 트랜지스터 셀을 도시한다.
도 3은 표준 압력 에피 및 저 압력 EPi를 사용한 에피 증착의 비교를 도시한 그래프를 도시한다.
도 4는 도 1의 이온 주입법, 및 어닐링 후에 저 압력 에피 증착의 그래프를 도시한다.
발명을 실시하기 위한 구체적인 내용
본 발명의 교시에 따라, 에피-층 형성에서 상이한 접근 방식이 사용된다. 다양한 실시 형태에 따르면, 고농도로[0010]
도핑된 기판은 베이스 물질로 사용된다. 그 다음, 저 압력, 특히 대기압보다 낮은 압력의 에피택셜 실리콘
(Epi) 증착, 예를 들어 2660(이천육백육십) Pa의 압력에서 에피-층의 증착이, 수행된다. 바람직하게는, 대기압
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보다 낮은 압력은 ½ 대기압까지, 예를 들어 50,000(오만) Pa까지 될 수 있다. 다른 실시 형태에 따르면, 기타
대기압보다 낮은 압력이 사용될 수 있다. 다양한 실시 형태에 따르면, 에피 증착은 매우 낮은 도펀트를 가지거
나, 또는 도펀트가 존재하지 않을 수 있다. 이것은 고(많이) 도핑된 실리콘(Si) 기판에 에피층의 저농도로 도핑
되고 상대적으로 얕은 증착을 야기한다. 다양한 실시 형태에 따르면, 대기압보다 낮은 압력 에피 증착은 저농도
로 도핑된 얕은 에피-층과 고농도로 도핑된 Si 기판 사이에 급격한 전이(transition)를 유지하는 것을 가능하게
한다. 일 실시 형태에 따르면, 대기압보다 낮은 압력의 에피-층 증착을 사용함으로써 에피-층의 두께는 바람직
하게는 약 1.5-2.0 마이크론으로 감소할 수 있다. 그러나, 다른 실시 형태에 따르면, 약 1.0-2.0 마이크론으로
의 감소도 가능하다. 또한, 얕은 에피-층의 저농도 도핑의 정밀한 제어는 이온 주입법을 사용함으로써 실현될
수 있다. 잘 제어된 얕은층의 도핑 농도는 저 농도 영역의 깊이를 감소시키고, 따라서 고 항복 전압 및 저 RdsOn
을 갖는 고 전력 FET 디바이스를 제조하기 하는데 적절한 기생 기판 저항(parasitic substrate resistance)을
감소시킨다.
본 명세서에서 개시된 발명의 이점은 제한되지 않지만, 예를 들어, 1) 낮은 RdsOn을 갖는 고 항복 전압 전력[0011]
FET의 제조, 2) 향상된 RdsOn 특성으로 인한 고 성능 전력 FET, 3) 더 나은 공정 제어를 통한 전력 FET 디바이스
의 파라미터의 적은 변화, 및 4) 이전에 드레인과 기판을 접속하는데 필요한 복합체 제조 공정의 제거로 인한
제조 비용의 감소가 이며, 그러나 이것들에 제한되지는 않는다.
도 1은 고농도로 도핑된 기판(100)을 도시하고, 이 기판 상부에 대기압보다 낮은 압력, 예를 들어 2660 Pa 하에[0012]
서 에피-층(110)이 증착된다. 상기 언급하였듯이, 압력은 바람직하게는 50,000 Pa 아래일 수 있다. 다른 실시
형태들에 따르면, 다른 대기압보다 낮은 압력이 사용될 수 있다. 대기압보다 낮은 압력 환경에서 에피-층(110)
을 증착하는 것은 1.0-2.0 마이크론, 바람직하게는 1.5-2.0 마이크론의 값까지 에피층 두께 d를 상당히 감소시
킬 수 있다. 에피-층(110)의 증착 후에, 에피층(110)은 이온 주입법을 사용하여, 전형적인 값, 예를 들어, 10
15
- 10
16
사이의 값으로 도핑된다. 예를 들어, 인, 안티몬 또는 비소는 이온 주입법에 사용된다. 그러나, 다른 적
절한 도펀트가 사용될 수 있다. 이는 상기 설명한 바와 같이 농도의 명확한 제어가 가능하게 한다. 이온 주입법
후에, 층은 어닐링될 수 있다. 그 다음 이러한 구조는 도 2에서 도시된 예처럼 수직 트랜지스터 셀을 제조하는
데 사용될 수 있다.
도 2는 N

기판(100) 및 상기 기술한 프로세스에 따라 이 기판에 형성된 N
-
도핑된 에피-층(110)을 보여준다.[0013]
에피-층(110)의 두께 및 도핑은 디바이스의 전압 정격을 일반적으로 결정한다. 도핑을 잘 제어할 수 있다는 사
실 때문에, 정밀한 전압 정격은 얻어질 수 있다. 상부에서 에피-층(110) 안으로, N

도핑된 좌측 및 우측 소스
영역(130)이, 외부 확산 영역(125)에 의해 둘러싸인 P-베이스를 형성하는 P-도핑 영역(120)에 의해 둘러싸여 형
성된다. 소스 접점(160)은 다이의 표면의 영역들(130 및 120) 양자에 일반적으로 접촉하고, 좌측 및 우측 소스
영역 모두와 연결된 금속층에 의해 일반적으로 형성된다. 절연층(150), 전형적으로 이산화규소 또는 임의의 다
른 적절한 물질은 P-베이스 영역(120) 및 외부 확산 영역(125)의 일부를 덮고있는 게이트(140)를 절연한다. 게
이트는 폴리실리콘, 무정형 실리콘 또는 임의의 다른 적절한 전도성 물질로 형성될 수 있다. 게이트(140)는 또
하나의 금속층으로 일반적으로 형성되는 게이트 접점(170)에 접속된다. 이 수직 트랜지스터의 하부 면은 드레인
접점(180)을 형성하는 또 하나의 금속층(150)을 갖는다. 요약하면, 도 2는 아주 소형이고 공통 드레인, 공통 게
이트 및 두 개의 소스 영역들과 두 개의 채널을 포함하는 전형적인 MOS-FET의 기본 셀(elementary cell)을 도시
한다. 다른 셀 구조들이 수직 전력 MOS-FET에 사용되는 다양한 실시 형태에 따라 에피-층에 형성될 수 있다. 복
수의 이러한 셀들은 일반적으로 병렬 접속되어 전력 MOS-FET을 형성한다.
온 상태에서, 채널은 게이트에 의해 커버되는 영역(120 및 125)의 구역 내에 형성되고, 표면으로부터 영역(120[0014]
및 125)에 각각 도달한다. 따라서, 전류가 수평 화살표로 나타낸 바와 같이 흐를 수 있다. 이 특정 셀 구조는
전류가 수직 화살표들로 나타낸 바와 같이 드레인 쪽으로 흐르는 수직 전류로 전환하도록 하는 정도의 게이트
(140) 폭을 제공해야만 한다.
도 3은 종래의 에피-층 및 다양한 실시 형태에 따른 향상된 에피-층의 비교를 도시한다. x-축은 표면으로부터[0015]
에피-층(110) 및 기판(100)으로의 깊이를 도시한다. y-축은 도펀트 농도를 나타낸다. 삼각형으로 표시된 곡선
(310)은 종래의 에피-층을 나타내는 반면에, 다이아몬드로 표시된 곡선(320)은 다양한 실시 형태에 따른 에피-
층을 나타낸다. 보여지는 바와 같이, 다양한 실시 형태는 약 2 마이크론에서 시작되는 기판 쪽으로의 점진적인
전이(transition)를 유지하면서 에피-층에서의 훨씬 더 낮은 도펀트 농도 및 고농도로 도핑된 기판을 가능하게
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한다. 도 3에 도시된 바와 같이, 종래의 에피-층 및 저 압력(LP) 에피-층은 양자 모두 진성(도펀트 없음)이다.
LP 에피 증착은 기판 도펀트의 역방향 확산(up diffusion)에서 상당한 감소를 보여준다.
도 4는 주입 및 어닐링을 수행한 후 그 결과로 얻어진 도펀트 농도를 도시한다. 삼각형 및 다이아몬드로 표시된[0016]
곡선(310 및 320)은 도 3에 도시된 것에 대응된다. 사각형으로 표시된 곡선(410)은 주입 및 어닐링 후의 LP 에
피-층이다.
본 발명의 실시 형태는 발명의 예시적인 실시 형태에 대한 참조에 의하여 묘사되고 설명되며 규정되지만, 이러[0017]
한 참조는 발명의 제한을 의미하지 않으며, 이러한 제한은 유추되지 않는다. 본 발명의 청구항은 본 기술 분야
의 통상의 기술자에 의해 발생하고 본 발명의 이점을 가지는 형태 및 기능의 상당한 수정, 변경, 및 균등물이
가능하다. 본 발명의 묘사되고 기술된 실시 형태는 단지 예시이며, 발명의 범위를 포괄하는 것은 아니다.
도면
도면1
도면2
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도면3
도면4
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