(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2013년05월24일
(11) 등록번호 10-1267293
(24) 등록일자 2013년05월20일
(51) 국제특허분류(Int. Cl.)
H01L 21/336 (2006.01)
(21) 출원번호 10-2006-0037187
(22) 출원일자 2006년04월25일
심사청구일자 2011년04월25일
(65) 공개번호 10-2006-0111867
(43) 공개일자 2006년10월30일
(30) 우선권주장
11/112597 2005년04월25일 미국(US)
(56) 선행기술조사문헌
KR1020050042161 A
KR1020000051294 A
WO2004017419 A1
US6869847 B2
(73) 특허권자
세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
미합중국, 아리조나 85008, 피닉스, 이스트 맥도
웰 로드 5005
(72) 발명자
로첼트 게리 에이치.
미국 85281, 아리조나, 템피, 이. 14번가 스트리
트 231
즈데벨 피터 제이.
미국 78733, 텍사스, 오스틴, 서클뷰 드라이브
10048
(74) 대리인
장훈
전체 청구항 수 : 총 5 항 심사관 : 김정진
(54) 발명의 명칭 개선된 성능 및 방법을 가진 전력 반도체 디바이스
(57) 요 약
일 실시예에서, 반도체 디바이스는 반도체 재료의 본체 내에 형성된다. 반도체 디바이스는 채널 영역으로부터
이격된 카운터-도핑된 드레인 영역을 포함한다.
대 표 도
등록특허 10-1267293
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특허청구의 범위
청구항 1
반도체 디바이스에 있어서:
주표면(major surface)을 갖는 기판으로서, 제 1 도전형을 포함하는, 상기 기판;
상기 주표면의 부분 위에 놓이는 페데스탈 구조(pedestal structure);
상기 반도체 디바이스의 제 1 도전성 전극의 에지를 규정하기 위하여 상기 페데스탈 구조의 측면을 따라 배치된
도전성 재료;
상기 제 1 도전성 전극에 인접한 상기 주표면에 형성된 제 2 도전형의 본체 영역으로서, 상기 본체 영역의 일부
는 상기 반도체 디바이스가 동작할 때 채널 영역을 형성하는, 상기 제 2 도전형의 본체 영역;
상기 본체 영역에 형성된 상기 제 1 도전형의 전류 전달 영역;
상기 채널 영역의 드레인 에지에 근접하여 상기 기판에 형성된 상기 제 2 도전형의 도핑 영역; 및
상기 제 2 도전형의 도핑 영역에 전기적으로 결합된 제 1 도전층을 포함하는, 반도체 디바이스.
청구항 2
반도체 디바이스에 있어서:
반도체 기판;
상기 반도체 기판 위에 형성되고 주표면을 갖는 제 1 도전형의 반도체 층;
상기 반도체 디바이스의 채널을 형성하기 위하여 상기 반도체 층에 배치된 제 2 도전형의 본체 영역;
상기 본체 영역에 형성된 상기 제 1 도전형의 전류 도전 영역;
상기 채널에 인접하여 상기 주표면 위에 형성된 게이트 구조;
상기 주표면에 근접한 상기 반도체층 내에 형성되고 상기 본체 영역으로부터 이격된 상기 제 2 도전형의 도핑
영역; 및
상기 반도체 디바이스가 동작할 때, 상기 반도체 디바이스의 항복 전압(breakdown voltage)을 제어하기 위하여
상기 제 2 도전형의 도핑 영역에 결합된 제 1 도전층을 포함하는, 반도체 디바이스.
청구항 3
제 2 항에 있어서,
상기 본체 영역과 상기 제 2 도전형의 도핑 영역 사이에 형성된 상기 제 1 도전형의 도핑 영역을 더 포함하고,
상기 제 2 도전형의 도핑 영역은 상기 반도체 층보다 높은 도펀트 농도를 갖는, 반도체 디바이스.
청구항 4
제 2 항에 있어서,
상기 제 2 도전형의 도핑 영역 및 상기 전류 도전 영역은, 상기 반도체 디바이스가 동작할 때 동일한 전위(VS)
로 바이어스되는, 반도체 디바이스.
청구항 5
반도체 디바이스를 형성하는 방법에 있어서:
주표면을 갖는 기판을 제공하는 단계로서, 상기 기판은 제 1 도전형을 포함하는, 상기 기판 제공 단계;
상기 주표면의 부분 상에 페데스탈 구조를 형성하는 단계;
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상기 반도체 디바이스의 제 1 도전성 전극의 에지를 규정하기 위해 상기 페데스탈 구조의 측면을 따라 도전성
재료를 형성하는 단계;
상기 제 1 도전성 전극에 인접하는 상기 주표면 내에 제 2 도전형의 본체 영역을 형성하는 단계로서, 상기 본체
영역의 일부는 상기 반도체 디바이스가 동작할 때 채널 영역을 형성하는, 상기 제 2 도전형의 본체 영역 형성
단계;
상기 본체 영역 내에 전류 전달 영역을 형성하는 단계;
상기 채널 영역의 드레인 에지에 근접하여 상기 기판에 상기 제 2 도전형의 도핑 영역을 형성하는 단계; 및
상기 도핑 영역에 전기적으로 결합된 제 1 도전층을 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
명 세 서
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
발명의 분야[0014]
본 발명은 반도체 디바이스들, 특히 RF 증폭기들 같은 고속 장치들을 포함하는 전력 스위칭 장치들 및 그것의[0015]
제조 방법들에 관한 것이다.
발명의 배경[0016]
금속 산화물 반도체 전계 효과 트랜지스터들(MOSFETs)은 전력 스위칭 장치의 일반적인 형태이다. MOSFET 장치[0017]
는 소스 영역, 드레인 영역, 소스 및 드레인 영역들 사이에서 연장하는 채널 영역, 및 상기 채널 영역에 인접하
게 제공된 게이트 구조를 포함한다. 게이트 구조는 얇은 유전체층에 의하여 채널 영역에 인접하여 이격된 도전
성 게이트 전극을 포함한다.
MOSFET 장치가 온 상태일 때, 전압은 소스 및 드레인 영역들 사이의 도전 채널 영역을 형성하기 위하여 게이트[0018]
구조에 인가되고, 이에 따라 전류는 장치를 통하여 흐른다. 오프 상태에서, 게이트 구조에 인가된 임의의 전압
은 도전 채널이 형성되지 않도록 충분히 낮아서, 전류 흐름은 발생하지 않는다. 오프 상태 동안, 장치는 소스
및 드레인 영역들 사이에 고전압을 유지하여야 한다.
MOSFET 장치들의 성능을 최적화할 때, 설계자들은 종종 장치 파라미터 성능들에서 트레이드-오프들(trade-[0019]
offs)에 직면하게 된다. 특히, 이용 가능한 장치 구조 또는 제조 과정 선택은 하나의 장치 파라미터를 개선할
수 있지만, 동시에 상기 선택들은 하나 이상의 다른 장치 파라미터들의 품질을 떨어뜨릴 수 있다. 예를 들어,
출력 또는 구동 전류(IDS) 용량 및 MOSFET 장치의 저항을 개선시키는 이용 가능한 구조들 및 처리들은 항복 전압
(BVDSS) 용량을 떨어뜨리고 드레인 용량에 대한 이득을 증가시킨다.
발명이 이루고자 하는 기술적 과제
따라서, 위에 언급된 문제들뿐만 아니라 다른 것들을 처리하기 위하여 개선된 반도체 디바이스 구조들 및 그들[0020]
의 제조 방법들이 필요하다.
발명의 구성 및 작용
도면들의 상세한 설명[0021]
이해를 용이하게 하기 위하여, 도면의 소자들은 필수적으로 축척으로 도시되지 않고, 유사 소자 번호들은 다양[0022]
한 도면들을 통하여 적당한 곳에 사용된다. 하기 논의가 n 채널 장치를 기술하지만, 본 발명은 기술된 층들 및
영역들의 도전형을 역(逆)으로 함으로써 형성될 수 있는 p 채널 장치들을 포함한다.
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게다가, 본 발명의 장치는 셀룰라 설계(여기서 본체 영역들은 다수의 셀룰라 영역들임) 또는 단일 본체 설계(여[0023]
기서 본체 영역은 통상적으로 굽이치는 패턴의 확장된 패턴으로 형성된 단일 영역으로 구성됨)를 구현할 수 있
다. 그러나, 본 발명의 장치는 이해를 용이하게 하기 위하여 상세한 설명을 통하여 셀룰라 설계로서 기술될 것
이다. 본 발명이 셀룰라 설계 및 단일 베이스 설계 모두를 포함하는 것이 의도되는 것이 이해된다.
도 1은 본 발명의 실시예에 따른 절연 게이트 전계 효과 트랜지스터(IGFET), MOSFET, 전력 트랜지스터, 또는 스[0024]
위칭 장치 또는 셀(10)의 확대된 부분 단면도를 도시한다. 예로서, 장치(10)는 많은 장치들 중에서 전력 집적
회로의 일부로서 반도체 칩에 논리 및/또는 다른 구성요소들로 집적된다. 선택적으로, 장치(10)는 많은 장치들
중에서 독립된 트랜지스터 장치를 형성하기 위하여 함께 집적된다.
장치(10)는 예를 들어, 대략 0.001 내지 약 0.005 ohm-cm 범위의 저항을 가진 n형 실리콘 기판(12)을 포함하고,[0025]
비소로 도핑될 수 있는 반도체 재료(11) 영역을 포함한다. 도시된 실시예에서, 기판(12)은 드레인 접촉부 또는
제 1 전류 전달 접촉부를 제공한다. 반도체 층 또는 확장된 드레인 영역(14)은 기판(12)내에 또는 기판(12)상
에 형성된다. 일 실시예에서, 반도체 층(14)은 종래 에피택셜 성장 기술들(epitaxial growth techniques)을
사용하여 형성된다. 대안적으로, 반도체 층(14)은 종래 도핑 및 확산 기술들을 사용하여 형성된다. 50 볼트장
치에 적당한 실시예에서, 반도체 층(14)은 약 1.0×10
15
atoms/cm
3
의 도펀트 농도를 가진 n형이고, 약 3 내지 약
5 미크론 정도의 두께를 가진다. 반도체 층(14)의 두께 및 도펀트 농도는 장치의 목표된 BVDSS 정격에 따라 증
가 또는 감소된다. 다른 재료들이 실리콘 게르마늄, 실리콘 게르마늄 탄소, 탄소 도핑 실리콘, 실리콘 카바이
드 등등을 포함하는 반도체 재료(11)의 본체 또는 부분들에 사용되는 것이 이해된다. 부가적으로, 다른 실시예
에서, 기판(12)의 도전형은 절연된 게이트 바이폴라 트랜지스터(10)를 형성하기 위하여 반도체 층(14)의 도전형
에 반대이도록 전환된다.
장치(10)는 또한 반도체 재료(11) 영역의 상부 또는 주표면(major surface; 18) 내 또는 인접하게 형성된 n형[0026]
영역 또는 블랭킷(blanket) 층(17)을 포함한다. n형 영역(17)은 장치(10)에 대한 저저항 전류 경로를
제공한다. 예시적인 실시예에서, n형 영역(17)은 약 6.0×10
16
atoms/cm
3
정도의 최대 농도, 및 약 0.4 미크론
의 깊이를 갖는다.
본체, 베이스(base), 또는 도핑된 영역(31)은 반도체 층(14) 내에 형성되고 주표면(18)으로부터 연장한다. 예[0027]
를 들어, 본체 영역(31)은 p형 도전성을 포함하고, 장치(10)의 도전 채널들(45)로서 동작하는 반전층을 형성하
기에 적당한 도펀트 농도를 가진다. 본체 영역(31)은 주표면(18)으로부터 약 0.5 미크론 내지 약 3.0 미크론의
깊이로 연장한다. n형 소스 영역, 전류 도전성, 또는 전류 전달 영역(33)은 본체 영역(31) 내에 형성되고 주표
면(18)으로부터 예를 들어 약 0.1 미크론 내지 약 0.5 미크론의 깊이로 연장한다. p형 본체 접촉부 또는 접촉
영역(36)은 본체 영역(31)에 형성되고, 주표면(18)에서 본체 영역(31)에 낮은 접촉 저항을 제공한다. 게다가,
접촉 영역(36)은 기생 바이폴라 효과들을 억제하는 소스 영역(33) 아래 본체 영역(31)의 시트 저항을 낮춘다.
제 1 유전체층(41)은 주표면(18)의 부분들 상에 또는 인접하여 형성된다. 예를 들어, 유전체층(41)은 약 0.05[0028]
미크론 내지 약 0.2 미크론의 두께를 가진 열적 산화물층을 포함한다. 제 2 유전체층(42)은 유전체층(41) 상에
형성된다. 일 실시예에서, 제 2 유전체층(42)은 실리콘 질화물을 포함하고, 약 0.05 미크론 내지 약 0.1 미크
론의 두께를 가진다.
게이트 유전체층들(43)은 본체 영역(31)에 인접한 주표면(18)의 다른 부분들 상에 또는 인접하여 형성된다. 게[0029]
이트 유전체층들(43)은 예를 들어 실리콘 산화물을 포함하고, 약 0.01 미크론 내지 약 0.1 미크론의 두께를 가
진다. 다른 실시예들에서, 게이트 유전체층들(43)은 실리콘 질화물, 탄탈륨 5산화물, 티타늄 이산화물, 바륨
스트론튬 티타네이트, 또는 실리콘 이산화물과 결합들을 포함하는 그것의 결합물, 또는 기타 등등을 포함한다.
도전성 스페이서 게이트 영역들, 수직 스페이서 게이트 영역들, 또는 스페이서 형성 게이트 영역들 또는 도전성[0030]
전극들(57)은 게이트 유전체층들(43) 상에 형성되고 유전 스페이서들(59)에 의해 도전층들(46)로부터 절연된다.
도전성 스페이서 게이트 영역들(57)은 게이트 유전체층들(43)과 함께 제어 전극 또는 게이트 구조(58)를 형성한
다. 도전성 스페이서 게이트 영역들(57)은 예를 들어 다결정 실리콘 또는 폴리실리콘을 포함하고, 약 0.2 미크
론 내지 약 0.8 미크론 두께이다. 예시적인 실시예에서, 유전체 스페이서들(59)은 실리콘 질화물을 포함하고,
약 0.1 미크론 두께이다. 스페이서 게이트 영역들(57)은 장치(10) 내에 채널들(45)의 형성 및 전류 도통을 제
어하는 도전성 게이트 구조를 제공하기 위하여 도전층(53)에 결합된다. 도시된 실시예에서, 도전성 접속 부분
(77)은 스페이서 게이트 영역들(57)을 도전층들(53)에 결합한다. 도전성 접속 부분들(77)은 예를 들어 n형 폴
리실리콘을 포함한다. 스페이서 형성 게이트 영역은 다른 수직 표면상에 형성된 채널을 제어하기 위하여 하나
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의 표면상에 배치된 게이트 재료가 형성된 제어 전극이라 한다. 장치(10)의 경우, 채널들(45)은 수평 표면으로
고려된 주표면(18)에 형성된다. 스페이서 게이트 영역들(57)을 형성하기 위하여 사용된 제어 전극 필름은 표면
(18)에 수직인 수직 표면들(68)을 따라 배치된다.
도전성 스페이서 게이트 영역들(57)은 종래 장치들에 비해 드레인 오버랩에 최소 게이트를 제공하여, 게이트 전[0031]
하를 상당히 감소시킨다. 부가적으로, 장치(10)에서 게이트에 대한 전기 루팅은 주표면 상에서 상승된 도전층
(53)에 의해 제공되어, 게이트 전하를 추가로 감소시킨다. 게다가, (아래에 기술되는) 도전층(46)은 여러 가지
중에서 게이트 대 드레인 캐패시턴스를 추가로 감소시키기 위하여 게이트 및 드레인 영역들 사이에 끼워진 접지
평면 또는 차폐층으로서 기능한다. 이들 특징들은 개선된 스위칭 속도 및 감소된 입력 전하 요구들을
제공한다.
본 발명에 따라, 도전층 또는 도핑된 다결정 반도체 층(46)은 유전체층들(41 및 42) 위에 형성되고, 반도체 재[0032]
료(11)의 본체 내에 형성된 도핑된 영역 또는 카운터-도핑된 드레인 영역(23)에 결합된다. 예시적인 실시예에
서, 도전층(46)은 폴리실리콘 층을 포함하고, 약 0.1미크론의 두께를 가지며, n채널 장치에 대해 p형 도전성을
갖는다. 열처리될 때, 도전층(46)으로부터의 p형 도펀트는 도핑된 영역들(23)을 형성하기 위하여 반도체 재료
(11)의 본체 내로 확산한다. 다른 실시예에서, 도핑된 영역들(23)은 이온 주입 기술들을 사용하여 형성된다.
다른 실시예에서, 도전층(46)은 비결정질 실리콘, 금속, 실리사이드, 또는 폴리실리콘과 결합하는 결합물들을
포함한다. 만약 금속이 도전층(46)에 사용되면, p형 도펀트는 우선 도핑된 영역들(23)을 형성하기 위하여 반도
체 재료(11)의 본체 내에 주입 또는 증착된다. 도전층(46)은 플로팅되거나 VS 또는 접지 같은 고정된 전위에
결합된다.
본 발명에 따라, 도핑된 영역들(23)은 드레인 접합 깊이(27)에 대해 본체 영역(31)과 동일한 정도의 거리(26)[0033]
이격된다. 일실시예에서, 도핑된 영역들(23)은 본체 영역(31)에서 약 0.5 미크론 내지 약 3.0 미크론 거리(26)
이격된다. 일실시예에서, 도핑된 영역들(23)은 드레인 전류 특성들에 대한 나쁜 영향을 방지하기 위하여 고전
류 플럭스에 노출되지 않는 반도체층(14) 부분 내에 배치된다. 다른 실시예에서, 도핑된 영역들(23)은 도핑된
영역들(23)의 중간점에 배치된 중앙 라인(123)으로부터 거리(28) 이격된다. 예를 들어, 거리(28)는 약 0.25 미
크론 내지 약 0.8 미크론 범위이다.
제 5 유전체층(61)은 장치(10) 부분들상에 형성되고, 약 0.05 미크론의 두께를 가진 예를 들어 실리콘 질화물을[0034]
포함한다. 중간 유전체(ILD) 층(62)은 장치(10) 부분들상에 형성되고, 약 0.8 미크론 두께를 가진 증착된 실리
콘 이산화물을 포함한다. 개구부는 소스 접촉 층(63)에 장치(10) 접촉부를 제공하기 위하여 유전체층들 내에
형성된다.
도시된 바와 같이, 주표면(18) 부분은 소스 접촉층(63)이 소스 영역들(33) 및 본체 영역(36) 양쪽과 접촉하도록[0035]
에칭된다. 일 실시예에서, 소스 접촉층(63)은 알루미늄 실리콘 합금 또는 기타 등등을 포함한다. 드레인 접촉
층 또는 도전성 전극(66)은 반도체 재료(11) 영역의 대향 표면상에 형성되고, 예를 들어 티타늄-니켈-은, 크롬-
니켈-금, 또는 기타 등등 같은 납땜 가능한 금속 구조를 포함한다.
장치(10)의 동작은 다음과 같이 진행한다. 소스 또는 입력 단자(63)가 영볼트의 전위(VS)에서 동작하는 것을[0036]
가정하면, 스페이서 게이트 영역들(57)은 장치(10)의 도전 임계치보다 큰 제어 전압 VG=2.5 볼트를 수신하고,
드레인 또는 출력 단자(66)는 드레인 전위 VD=5.0 볼트에서 동작한다. VG 및 VS의 값들은 층(17)에 소스 영역들
(33)을 전기적으로 접속하는 채널들(45)을 형성하기 위하여 본체 영역(31)이 스페이서 게이트 영역들(57) 아래
에 반전되게 한다. 장치 전류(IDS)는 소스 단자(63)로부터 흐르고 소스 영역들(33), 채널들(45), 층(17), 및
반도체 층(14)을 통하여 드레인 단자(66)로 루틴된다. 일 실시예에서, IDS=1.0 암페어. 오프 상태로 장치(1
0)를 스위칭하기 위하여, 장치의 도전 임계치 미만의 제어 전압(VG)은 스페이서 게이트들(57)(예를 들어, VG<2.5
볼트)에 인가된다. 이것은 채널들(45)을 제거하고 IDS는 더 이상 장치(10)를 통하여 흐르지 않는다.
본 발명에 따라, 도핑된 영역들(23)은 드레인 영역 또는 반도체 층(14)에 형성된 전기장의 평탄도를 개선하기[0037]
위하여 기능하고, 높은 드레인 전압에 의해 본체 영역(31)에 유도된 공핍 영역 전하를 추가로 감소시킨다. 이
것은 장치(10)의 항복 전압을 증가시킨다.
도 2는 5.0 볼트의 바이어스(VGS) 하에서 VS에 결합된 도전층(46)을 사용하는 항복 전압(BVDSS)의 함수로서 장치[0038]
(10)에 대한 드레인 전류 IDSat 수행을 도시하는 그래프이다. 도 2는 다음과 같은 도핑된 영역들(23)에 대한 다
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양한 거리들(28)(도 1에 도시됨)의 함수로서 IDSat를 추가로 도시한다 : 데이터 포인트(1A)는 도핑되지 않은 영
역(23)에 해당하고, 포인트(2A)는 0.5 미크론 정도의 거리(28)에 대응하고, 포인트(3A)는 0.6 미크론 정도의 거
리(28)에 대응하고, 포인트(4A)는 0.7 미크론 정도의 거리(28)에 대응하고, 포인트(5A)는 0.8 미크론 정도의 거
리(28)에 대응한다. 도 2에 도시된 바와같이, 도핑된 영역들(23)은 IDSat 성능에 심각한 영향을 주지 않고 항복
전압 성능을 개선한다.
도 3은 5.0 볼트의 VGS 바이어스하에서 VS에 결합된 도전층(46)을 사용하는 항복 전압(BVDSS)의 함수로서 온상태[0039]
(Rdson)의 드레인 저항을 도시하는 그래프이다. 도 3은 도핑된 영역들(23)에 대한 거리들(28)의 함수로서
Rdson 성능을 추가로 도시한다. 데이터 포인트들(1B-5B)은 도 2의 설명에서 나타난 포인트들(1A-5A)와 동일한
거리들(28)에 대응한다. 도 3에 도시된 바와같이, 도핑된 영역들(23)은 온 상태의 드레인 저항에 심한 영향을
미치지 않고 장치(100의 항복 전압을 개선한다.
도 4는 30.0 볼트의 VDS 바이어스, 2.0 볼트의 VGS하에서 VS에 결합된 도전층(46)을 사용하여 항복 전압(BVDSS)의[0040]
함수로서 단위 전류 이득(fTau)의 주파수를 도시하는 그래프이다. 도 4는 도핑된 영역들(23)에 대한 폭들(28)
의 함수로서 fTau 성능을 추가로 도시한다. 데이터 포인트들(1C-5C)은 도 2의 설명에 나타난 포인트들(1A-
5A)과 동일한 거리들(28)에 대응한다. 도 4에 도시된 바와같이, 도핑된 영역들(23)은 단위 전류 이득 주파수에
큰 영향을 미치지 않고 장치(10)의 항복 전압을 개선한다.
도 5-9를 참조하여, 본 발명에 따른 장치(10)를 형성하기 위한 방법이 기술된다. 도 4는 이전 제조 단계에서[0041]
장치(10)의 확대 부분 단면도를 나타낸다. 제 1 유전체층(41)은 주표면(18)상에 형성되고, 예를 들어 약 0.05
미크론 내지 약 0.2 미크론 두께의 실리콘 산화물을 포함한다. 약 900 도로 성장된 열적 산화물은 적당하다.
다음, 제 2 유전체층(42)은 유전체(41)상에 형성되고, 예를 들어 약 0.05 미크론 내지 약 0.1 미크론의 실리콘
질화물을 포함한다. 개구부들(44)은 주표면(18)의 부분들을 노출시키기 위하여 유전체층들(41 및 42) 부분들
내에 형성된다. 개구부들(44)은 종래 포토리소그래피 및 에칭 기술들을 사용하여 형성된다.
도전층(46)은 도전층(46) 부분들이 주표면(18)에 인접하도록 제 2 유전체층(42) 및 개구부들(44) 내에[0042]
형성된다. 장치(10)가 n 채널 장치를 포함할때, 도전층(46)은 약 0.1 미크론의 p형 폴리실리콘을 포함하고, 도
핑되거나 도핑되지 않게 증착된다. 만약 도전층(46)이 처음에 도핑되지 않게 증착되면, 도전층(46)은 예를 들
어 이온 주입 기술들을 사용하여 추후에 도핑된다. 일실시예에서, 도전층(46)은 붕소 이온 주입으로 도핑된다.
약 30KeV의 주입 에너지를 사용하는 약 5.0×10
15
내지 약 1.0×10
6
원자/cm
2
의 도즈는 도전층(46)을 도핑하는데
충분하다. 일 실시예에서, 도전층(46)의 붕소 도펀트는 도핑된 영역들(23)을 형성하기 위하여 도전층(46)으로
부터 반도체 재료(11) 본체 내로 확산될 것이다. 다른 실시예에서, p형 도펀트는 도전층(46)이 증착되기 전에
개구부들(44) 내에 이온 주입되거나 증착된다.
다음, 제 3 유전체층(48)은 도전층(46) 상에 형성되고, 제 4 유전체층(51)은 제 3 유전체층(48)상에 형성된다.[0043]
제 3 유전체층(48)은 예를 들어 실리콘 질화물(예를 들어, 약 0.05 미크론 두께)을 포함하고, 유전체층(51)은
증착된 산화물(예를 들어, 약 0.7 미크론 두께)을 포함한다. 도전층(53)은 제 4 유전체층(51) 상에 형성되고,
예를 들어 n형 폴리실리콘(예를 들어, 약 0.3 미크론 두께)을 포함한다. 보호층(54)은 도전층(53)상에 형성되
고, 예를 들어 약 0.15 미크론의 실리콘 질화물을 포함한다.
포토리소그래피 및 에칭 단계는 개구부(70)를 제공하기 위하여 층들(54, 53, 51, 48, 46 및 42)의 부분들을 통[0044]
하여 에칭하도록 이루어진다. 이것은 항상 층들(42,46,48,41,53 및 54)의 나머지 부분들로 구성된 페데스탈 스
택 구조물들(56)을 형성한다. 일 실시예에서, 개구부(70)는 약 5.0 미크론 내지 약 8.0 미크론 정도의 폭(73)
을 가진다.
도 6은 유전체 스페이서들(59)을 형성하는 부가적인 처리 단계들 후 장치(10)의 확대된 부분 단면도를[0045]
도시한다. 일실시예에서, 실리콘 질화물 필름은 페데스탈 스택 구조물들(56) 및 제 1 유전체층(41) 상에 증착
된다. 예를 들어, 약 0.1 미크론 두께의 실리콘 질화물은 화학 기상 증착 기술들을 사용하여 증착된다. 다음,
종래 이방성 에칭 백 단계는 유전체 스페이서들(59)을 형성하기 위하여 측벽들 또는 수직 표면들(68) 상에 실리
콘 질화물층 부분들을 남기면서 페데스탈 스택 구조들(56) 및 제 1 유전체층(41) 상에 실리콘 질화물층 부분들
을 제거하기 위하여 사용된다.
다른 단계에서, 실리콘 산화물 습식 에칭은 개구부(70)내의 유전체층(41) 부분들을 제거하기 위하여 사용된다.[0046]
예를 들어, 희석된 플루오르화 수소 산(예를 들어, 50:1)은 유전체층(41)을 에칭하기 위하여 사용된다. 예시적
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인 실시예에서, 에칭 시간은 리세스된 부분들(74)을 형성하기 위하여 하부 유전체 스페이서들(59)의 유전체층
(41)으로부터 재료를 언더커트하거나 제거하도록 연장된다(예를 들어, 8 내지 15 분). 이런 방식에서 리세싱
유전체층(41)은 채널 전류가 보다 효율적으로 흐르게 하도록 하기 위해 반도체 쪽으로 연장하는 본체 영역(31)
에 채널들(45)(도 1에 도시됨)이 형성되는 것을 보장한다. 예시적인 실시예에서, 부분들(74)은 유전체 스페이
서들(59)하에서 약 0.1 미크론 미만의 거리 리세스된다. 열적 실리콘 산화물은 게이트 유전체층(43)을 형성하
기 위하여 약 0.0125 미크론 두께로 개구부(70) 내의 주표면상에서 성장된다.
도 7은 부가적인 처리 후 장치(10)의 확대 부분 단면도를 도시한다. 반도체 재료(571)의 등각층은 약 0.1 미크[0047]
론 내지 약 0.15 미크론 두께로 장치(10)상에 증착된다. 붕소 도펀트는 본체 영역(31)에 대해 p형 도펀트를 제
공하기 위하여 개구부(70) 및 반도체 재료(571)의 등각 층을 통하여 주표면(18)으로 도입된다. 예를 들어, 반
도체 재료(571)의 등각 층은 도핑되지 않은 폴리실리콘을 포함하고, 붕소는 도핑되지 않은 폴리실리콘을 통하여
반도체 층(14)으로 주입된다. 약 1.0×10
13
atoms/cm
2
의 이온 도펀트 도즈 및 약 120 KeV의 주입 에너지는 50
볼트 장치에 적당하다.
도 8은 추가 처리 후 장치(10)의 확대된 부분 단면도를 도시한다. 반도체 재료의 제 2 등각 층은 반도체 재료[0048]
(571)의 등각 층상에 증착되고 양쪽 층들은 스페이서 게이트들(57)을 제공하기 위하여 에칭된다. 예를 들어,
반도체 재료의 제 2 등각 층은 이온 주입 또는 다른 도핑 기술들을 사용하여 추후에 도핑되거나 증착 처리 동안
도핑될 수 있는 약 0.2 미크론의 n형 폴리실리콘을 포함한다. 스페이서 게이트들(57)이 형성된 후, 0.015 미크
론의 부가적인 게이트 유전체(예를 들어 실리콘 이산화물)는 스페이서 게이트들(57)의 표면 및 게이트 산화물
(43)의 노출 부분들에 부가된다.
일 실시예에서, 스페이서게이트들(57)을 형성하는 에칭 단계는 보호 층(54) 및 유전체 스페이서들(59)의 상부[0049]
부분들을 노출시킨다. 보호 층(54) 및 유전체 스페이서들(49)의 상부 부분들은 보호 층(54)이 제거되도록 에칭
되고, 유전체 스페이서들(59)의 상부 부분들은 스페이서 게이트들(57) 및 도전층들(53) 사이에서 제거된다. 이
것은 도전층들(53) 및 스페이서 게이트들(57) 사이에 갭을 남긴다.
다른 단계에서, 폴리실리콘 같은 도전 재료는 접속 도전 부분들(77)을 제공하기 위하여 증착된다. 접속 도전성[0050]
부분들(77)은 보호 층(54) 및 유전체 스페이서들(59) 부분들의 제거 동안 형성된 갭을 충전하고, 스페이서 게이
트들(57)을 도전층들(53)에 결합하거나 전기적으로 접속한다. n형 도핑 단계는 접속 도전성 부분들(77)을 도핑
하고, 소스 영역들(33)에 대한 도펀트를 제공하기 위하여 행해진다. 예시적인 실시예에서, 80 KeV의 주입 에너
지를 사용하여 3.0×10
15
atoms/cm
2
의 비소 도펀트 도즈는 이런 도핑 단계에 사용된다. 일실시예에서, 제 1 어
닐링 단계는 본체 영역(31)을 형성하기 위하여 다양한 도펀트들을 활성화 및 확산하기 위하여 이 포인트에 사용
된다. 예를 들어, 장치(10)는 약 45초 동안 약 1030 도의 온도로 노출된다. 다른 실시예에서, 도펀트들은 하
기된 바와 같이 추후 단계에서 활성화 및 확산된다.
도 9는 추가 제조 단계들 후 장치(10)의 확대된 부분 단면도를 도시한다. 제 5 유전체층(61)은 증착되고, 약[0051]
0.05 미크론의 실리콘 질화물을 포함한다. ILD 층(62)은 제 5 유전체층(61) 상에 증착된다. 예시적인 실시예
에서, ILD 층(62)은 약 0.8 미크론 두께의 증착된 실리콘 산화물을 포함한다. 선택적 ILD 테이퍼 에칭은 추후
에 형성된 층들에 대한 스텝 커버리지를 돕는 ILD 층(62)의 부분들(62a)을 테이퍼하기 위하여 사용된다.
다음, 종래 포토리소그래피 및 에칭 단계는 주표면(18) 부분을 노출시키는 접촉 개구부(81)를 형성하기 위하여[0052]
사용된다. 접촉 영역(36)은 P형 이온 주입 단계를 사용하여 개구부(81)를 통하여 형성된다. 예를 들어, 3.0×
10
14
atoms/cm
2
의 붕소 이온 주입 도우즈 및 80 KeV의 주입 에너지는 사용된다. 등각 스페이서 층은 증착되고
스페이서들(82)을 형성하기 위하여 에칭된다. 예시적인 실시예에서, 실리콘 질화물의 0.3 미크론 층은 증착되
고 스페이서들(82)을 형성하기 위하여 에칭된다. 일실시예에서, 급속 어닐링 단계는 다양한 이온 주입들을 활
성화 및 확산하기 위하여 이 포인트에서 사용된다. 예를 들어, 장치(10)는 약 45 초 동안 약 1030 도의 온도에
노출된다.
에칭 단계는 리세스된 부분(84)을 형성하기 위하여 주표면(18) 부분을 제거하는데 사용된다. 이것은 소스 접촉[0053]
층(63)이 소스 영역들(33) 및 접촉 영역(36) 양쪽과 접촉하게 하고, 이것은 이들 영역들을 함께 단락시킨다.
스페이서들(82)은 제거된다. 추후 처리시, 소스 접촉층(63)은 증착 및 패턴화된다. 기판(12)은 도 1에 도시된
구조를 제공하기 위하여 증착된다. 실리사이드 층들 같은 다른 도전층들이 소스 접촉 층(63)을 증착하기 전에
형성될 수 있는 것이 추가로 이해된다.
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상기에서, 새로운 제조 장치 및 방법들이 개시된 것은 명백하다. 여러 가지 특징들 중에서 장치 부분들에 형성[0054]
된 카운터 도핑된 영역들을 가진 반도체 층이 포함된다. 여러 가지 중에서, 카운터 도핑된 영역들은 출력 전류
성능, 온 상태 저항, 또는 단위 전류 이득 주파수에 영향을 미치지 않고 항복 전압 성능을 개선한다.
비록 본 발명이 특정 실시예를 참조하여 기술되고 도시되었지만, 본 발명이 이들 도시된 실시예들로 제한되는[0055]
것이 의도되지 않는다. 당업자는 변형들 및 변화들이 본 발명의 사상으로부터 벗어나지 않고 이루어질 수 있다
는 것을 인식한다. 그러므로, 본 발명이 첨부된 청구항들 내에 속하는 변화들 및 변형들 모두를 포함하는 것이
의도된다.
발명의 효과
본 발명은 종래 이용 가능한 장치 구조 또는 제조 과정 선택이 하나의 장치 파라미터를 개선할 수 있지만, 동시[0056]
에 상기 선택들은 하나 이상의 다른 장치 파라미터들의 품질을 떨어뜨릴 수 있다는 문제점을 해결할 수 있는 효
과를 가진다.
도면의 간단한 설명
도 1은 본 발명의 실시예에 따른 반도체 디바이스의 극히 확대된 부분 단면도.[0001]
도 2는 본 발명의 다양한 실시예들에 대한 항복 전압(breakdown voltage)(BVDSS)의 함수로서 드레인 포화 전류[0002]
(IDSat)를 도시하는 그래프.
도 3은 본 발명의 다양한 실시예들에 대한 온 저항(RDSON) 및 BVDSS 성능을 도시하는 그래프.[0003]
도 4는 BVDSS 및 단위 전류 이득(fTau)의 주파수 사이의 상관관계를 도시하는 그래프.[0004]
도 5는 이전 제조 단계에서 본 발명의 실시예의 극히 확대된 부분 단면도.[0005]
도 6은 추후 제조 단계에서 본 발명의 실시예의 극히 확대된 부분 단면도.[0006]
도 7은 추후 제조 단계에서 본 발명의 실시예의 극히 확대된 부분 단면도.[0007]
도 8은 추가 제조 단계에서 본 발명의 실시예의 극히 확대된 부분 단면도.[0008]
도 9는 추가 제조 단계에서 본 발명의 실시예의 극히 확대된 부분 단면도.[0009]
* 도면의 주요 부분에 대한 부호의 설명 *[0010]
10: 스위칭 장치 11: 반도체 재료 영역[0011]
12: 실리콘 기판 14: 드레인 영역[0012]
17: 블랭킷 층 18: 주표면(major surface)[0013]
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도면
도면1
도면2
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도면3
도면4
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도면5
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도면6
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도면7
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도면9
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