반도체 장치의 제조 방법(Manufacturing method of semiconductor device)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2009년09월03일
(11) 등록번호 10-0915104
(24) 등록일자 2009년08월26일
(51) Int. Cl.

G02F 1/13 (2006.01)
(21) 출원번호 10-2002-0078274
(22) 출원일자 2002년12월10일
심사청구일자 2007년12월07일
(65) 공개번호 10-2003-0047850
(43) 공개일자 2003년06월18일
(30) 우선권주장
JP-P-2001-00376707 2001년12월11일 일본(JP)
(56) 선행기술조사문헌
KR1020010029934 A
(73) 특허권자
가부시키가이샤 한도오따이 에네루기 켄큐쇼
일본국 가나가와켄 아쓰기시 하세 398
(72) 발명자
야마자키,순페이
일본가나가와켄243-0036아츠기시하세398가부시키
가이샤한도오따이에네루기켄큐쇼내
시모무라,아키히사
일본가나가와켄243-0036아츠기시하세398가부시키
가이샤한도오따이에네루기켄큐쇼내
(뒷면에 계속)
(74) 대리인
이병호, 장훈
전체 청구항 수 : 총 28 항 심사관 : 김효욱
(54) 반도체 장치의 제조 방법
(57) 요 약
본 발명에 따르면, 레이저 조사 전에, 섬형 반도체막과 마커(marker)가 형성된다. 기판 면 내의 반도체막 전체에
레이저를 조사하는 것이 아니고, 적어도 필요 불가결한 부분에 최소한의 결정화를 수행하도록, 마커가 위치기준
으로서 사용된다. 레이저 결정화에 요구되는 시간을 단축할 수 있기 때문에 기판의 처리속도를 향상시킬 수
있다. 상술한 구성을 종래의 SLS 법에 적용하여, 종래의 SLS 방법의 기판처리 효율이 불충분하다고 하는 문제를
해결하는 수단이 제공된다.
대 표 도 - 도1
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등록특허 10-0915104
(72) 발명자
오타니,히사시
일본가나가와켄243-0036아츠기시하세398가부시키가
이샤한도오따이에네루기켄큐쇼내
히로키,마사아키
일본가나가와켄243-0036아츠기시하세398가부시키가
이샤한도오따이에네루기켄큐쇼내
다나카,고이치로
일본가나가와켄243-0036아츠기시하세398가부시키가
이샤한도오따이에네루기켄큐쇼내
시가,아이코
일본가나가와켄243-0036아츠기시하세398가부시키가
이샤한도오따이에네루기켄큐쇼내
아키바,마이
일본가나가와켄243-0036아츠기시하세398가부시키가
이샤한도오따이에네루기켄큐쇼내
가사하라,겐지
일본이바라키켄300-3261츠쿠바시하나바타케3-12-2
프렌티나카야마101
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등록특허 10-0915104
특허청구의 범위
청구항 1
절연 표면을 갖는 기판 위에 박막 트랜지스터가 설치된 반도체 장치의 제조 방법에 있어서,
상기 기판 위에 비단결정(non-monocrystal) 반도체를 형성하는 단계;
상기 박막 트랜지스터의 레이아웃 정보에 근거하여 상기 비단결정 반도체에, 상기 박막 트랜지스터의 활성층 형
성 영역을 내포하는 특정영역인 섬 형상의 반도체층 A와 마커를 형성하는 단계;
상기 마커를 위치기준으로 사용하여, 상기 섬 형상의 반도체층 A에 선택적으로 레이저 빔을 조사하여, 결정화
영역을 형성하는 단계; 및
상기 섬 형상의 반도체층 A의 외부 부분을 에칭하여, 상기 박막 트랜지스터의 활성층 영역으로 되는 섬 형상의
반도체층 B를 형성하는 단계를 포함하고,
상기 레이저 빔은 펄스 발진의 레이저 빔이고,
상기 펄스 발진의 레이저 빔의 펄스 폭은 50 ns 이상인, 반도체 장치의 제조 방법.
청구항 2
제 1 항에 있어서,
상기 레이저 빔은 고체 레이저 발진장치를 광원으로 사용하는, 반도체 장치의 제조 방법.
청구항 3
제 1 항에 있어서, 상기 레이저 빔은 YAG 레이저 발진장치, YVO4 레이저 발진장치, YLF 레이저 발진장치, YAlO3
레이저 발진장치, 유리 레이저 발진장치, 루비 레이저 발진장치, 알렉산드라이트(alexandrite) 레이저 발진장
치, Ti:사파이어 레이저 발진장치, 포스터라이트(forsterite) 레이저 발진장치 또는 Nd:YLF 레이저 발진장치로
부터 선택된 하나 이상의 광원들을 사용하는, 반도체 장치의 제조 방법.
청구항 4
제 1 항에 있어서, 상기 레이저 빔은 제 2 고조파(harmonic wave), 제 3 고조파 또는 제 4 고조파인, 반도체
장치의 제조 방법.
청구항 5
제 1 항에 있어서, 상기 레이저 빔이 펄스 발진할 때마다, 상기 비단결정 반도체의 면 위에서의 상기 레이저
빔의 빔 스폿 위치가 0.3㎛ 이상 및 5㎛ 이하의 거리를 이동하는, 반도체 장치의 제조 방법.
청구항 6
제 5 항에 있어서, 상기 빔 스폿의 길이 방향의 중심축과, 상기 빔 스폿의 이동 방향과의 각도가 직각인, 반도
체 장치의 제조 방법.
청구항 7
제 5 항에 있어서, 상기 빔 스폿의 이동 방향은 상기 박막 트랜지스터의 채널의 길이 방향에 대하여 수평 방향
인, 반도체 장치의 제조 방법.
청구항 8
절연 표면을 갖는 기판 위에 박막 트랜지스터가 설치된 반도체 장치의 제조 방법에 있어서,
상기 기판 위에 비단결정 반도체를 형성하는 단계;
상기 박막 트랜지스터의 레이아웃 정보에 근거하여 상기 비단결정 반도체 위에, 상기 박막 트랜지스터의 활성층
형성 영역을 내포하는 특정영역인 섬 형상의 반도체층 A와 마커를 형성하는 단계;
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등록특허 10-0915104
상기 마커를 위치기준으로 사용하여, 상기 섬 형상의 반도체층 A를 포함하는 특정한 영역에 선택적으로 레이저
빔을 조사하여, 결정화 영역을 형성하는 단계; 및
상기 섬 형상의 반도체층 A의 외부 부분을 에칭하여, 상기 박막 트랜지스터의 활성층 영역으로 되는 섬 형상의
반도체층 B를 형성하는 단계를 포함하고,
상기 레이저 빔은 펄스 발진의 레이저 빔이고,
상기 펄스 발진의 레이저 빔의 펄스 폭은 50 ns 이상인, 반도체 장치의 제조 방법.
청구항 9
제 8 항에 있어서, 상기 레이저 빔은 고체 레이저 발진장치를 광원으로 사용하는, 반도체 장치의 제조 방법.
청구항 10
제 8 항에 있어서, 상기 레이저 빔은 YAG 레이저 발진장치, YVO4 레이저 발진장치, YLF 레이저 발진장치, YAlO3
레이저 발진장치, 유리 레이저 발진장치, 루비 레이저 발진장치, 알렉산드라이트 레이저 발진장치, Ti:사파이
어 레이저 발진장치, 포스터라이트 레이저 발진장치 또는 Nd:YLF 레이저 발진장치로부터 선택된 하나 이상의
광원들을 사용하는, 반도체 장치의 제조 방법.
청구항 11
제 8 항에 있어서, 상기 레이저 빔은 제 2 고조파, 제 3 고조파 또는 제 4 고조파인, 반도체 장치의 제조
방법.
청구항 12
제 8 항에 있어서, 상기 레이저 빔이 펄스 발진할 때마다, 상기 비단결정 반도체의 면 위에서의 상기 레이저
빔의 빔 스폿 위치가 0.3㎛ 이상 및 5㎛ 이하의 거리를 이동하는, 반도체 장치의 제조 방법.
청구항 13
제 12 항에 있어서, 상기 빔 스폿의 길이 방향의 중심축과, 상기 빔 스폿의 이동 방향과의 각도가 직각인, 반
도체 장치의 제조 방법.
청구항 14
제 12 항에 있어서, 상기 빔 스폿의 이동 방향은 상기 박막 트랜지스터의 채널의 길이 방향에 대하여 수평 방
향인, 반도체 장치의 제조 방법.
청구항 15
절연 표면을 갖는 기판 위에 박막 트랜지스터가 설치된 반도체 장치의 제조 방법에 있어서,
상기 기판 위에 비단결정(non-monocrystal) 반도체를 형성하는 단계;
상기 박막 트랜지스터의 레이아웃 정보에 근거하여 상기 비단결정 반도체에, 상기 박막 트랜지스터의 활성층 형
성 영역을 내포하는 특정영역인 섬 형상의 반도체층 A와 마커를 형성하는 단계;
상기 마커를 위치기준으로 사용하여, 상기 섬 형상의 반도체층 A에 선택적으로 레이저 빔을 조사하여, 결정화
영역을 형성하는 단계; 및
상기 섬 형상의 반도체층 A의 외부 부분을 에칭하여, 상기 박막 트랜지스터의 활성층 영역으로 되는 섬 형상의
반도체층 B를 형성하는 단계를 포함하고,
상기 레이저 빔은 펄스 발진의 레이저 빔이고,
광학 강도의 피크 위치로부터, 상기 강도가 50%로 되는 지점까지의 감쇠 영역폭이 10㎛ 이하인, 반도체 장치의
제조 방법.
청구항 16
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등록특허 10-0915104
제 15 항에 있어서,
상기 레이저 빔은 고체 레이저 발진장치를 광원으로 사용하는, 반도체 장치의 제조 방법.
청구항 17
제 15 항에 있어서, 상기 레이저 빔은 YAG 레이저 발진장치, YVO4 레이저 발진장치, YLF 레이저 발진장치,
YAlO3 레이저 발진장치, 유리 레이저 발진장치, 루비 레이저 발진장치, 알렉산드라이트(alexandrite) 레이저 발
진장치, Ti:사파이어 레이저 발진장치, 포스터라이트(forsterite) 레이저 발진장치 또는 Nd:YLF 레이저 발진장
치로부터 선택된 하나 이상의 광원들을 사용하는, 반도체 장치의 제조 방법.
청구항 18
제 15 항에 있어서, 상기 레이저 빔은 제 2 고조파(harmonic wave), 제 3 고조파 또는 제 4 고조파인, 반도체
장치의 제조 방법.
청구항 19
제 15 항에 있어서, 상기 레이저 빔이 펄스 발진할 때마다, 상기 비단결정 반도체의 면 위에서의 상기 레이저
빔의 빔 스폿 위치가 0.3㎛ 이상 및 5㎛ 이하의 거리를 이동하는, 반도체 장치의 제조 방법.
청구항 20
제 19 항에 있어서, 상기 빔 스폿의 길이 방향의 중심축과, 상기 빔 스폿의 이동 방향과의 각도가 직각인, 반
도체 장치의 제조 방법.
청구항 21
제 19 항에 있어서, 상기 빔 스폿의 이동 방향은 상기 박막 트랜지스터의 채널의 길이 방향에 대하여 수평 방
향인, 반도체 장치의 제조 방법.
청구항 22
절연 표면을 갖는 기판 위에 박막 트랜지스터가 설치된 반도체 장치의 제조 방법에 있어서,
상기 기판 위에 비단결정 반도체를 형성하는 단계;
상기 박막 트랜지스터의 레이아웃 정보에 근거하여 상기 비단결정 반도체 위에, 상기 박막 트랜지스터의 활성층
형성 영역을 내포하는 특정영역인 섬 형상의 반도체층 A와 마커를 형성하는 단계;
상기 마커를 위치기준으로 사용하여, 상기 섬 형상의 반도체층 A를 포함하는 특정한 영역에 선택적으로 레이저
빔을 조사하여, 결정화 영역을 형성하는 단계; 및
상기 섬 형상의 반도체층 A의 외부 부분을 에칭하여, 상기 박막 트랜지스터의 활성층 영역으로 되는 섬 형상의
반도체층 B를 형성하는 단계를 포함하고,
상기 레이저 빔은 펄스 발진의 레이저 빔이고,
광학 강도의 피크 위치로부터, 상기 강도가 50%로 되는 지점까지의 감쇠 영역폭이 10㎛ 이하인, 반도체 장치의
제조 방법.
청구항 23
제 22 항에 있어서, 상기 레이저 빔은 고체 레이저 발진장치를 광원으로 사용하는, 반도체 장치의 제조 방법.
청구항 24
제 22 항에 있어서, 상기 레이저 빔은 YAG 레이저 발진장치, YVO4 레이저 발진장치, YLF 레이저 발진장치,
YAlO3 레이저 발진장치, 유리 레이저 발진장치, 루비 레이저 발진장치, 알렉산드라이트 레이저 발진장치, Ti:사
파이어 레이저 발진장치, 포스터라이트 레이저 발진장치 또는 Nd:YLF 레이저 발진장치로부터 선택된 하나 이상
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등록특허 10-0915104
의 광원들을 사용하는, 반도체 장치의 제조 방법.
청구항 25
제 22 항에 있어서, 상기 레이저 빔은 제 2 고조파, 제 3 고조파 또는 제 4 고조파인, 반도체 장치의 제조 방
법.
청구항 26
제 22 항에 있어서, 상기 레이저 빔이 펄스 발진할 때마다, 상기 비단결정 반도체의 면 위에서의 상기 레이저
빔의 빔 스폿 위치가 0.3㎛ 이상 및 5㎛ 이하의 거리를 이동하는, 반도체 장치의 제조 방법.
청구항 27
제 26 항에 있어서, 상기 빔 스폿의 길이 방향의 중심축과, 상기 빔 스폿의 이동 방향과의 각도가 직각인, 반
도체 장치의 제조 방법.
청구항 28
제 26 항에 있어서, 상기 빔 스폿의 이동 방향은 상기 박막 트랜지스터의 채널의 길이 방향에 대하여 수평 방
향인, 반도체 장치의 제조 방법.
명 세 서
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 박막 트랜지스터를 갖는 반도체장치의 제작방법에 관한 것이고, 특히 박막 트랜지스터의 활성층을 형<18>
성하는 결정질 반도체막을 형성하는 기술에 관한 것이다.
박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)의 활성층의 형성방법으로서, 절연표면을 갖는 기판상<19>
에 비정질(amorphous) 반도체막을 형성하여, 레이저-어닐링법이나 열-어닐링법 등으로 결정화시키는 기술이 개
발되어 있다.
레이저-어닐링법은 유리기판의 온도를 너무 상승시키지 않고, 비정질 반도체막에만 높은 에너지를 부여하여 비<20>
정질 반도체막을 결정화시킬 수 있는 결정화기술로서 알려져 있다. 특히, 파장 400 nm 이하의 단파장 광을 발진
하는 엑시머레이저는, 이 레이저-어닐링법의 개발당초부터 쓰여 온 대표적인 레이저이다. 레이저-어닐링법은,
레이저빔을 피조사면에서 스폿(spot)형이나 선형이 되도록 광학 시스템으로 가공하여, 그 가공된 레이저 빔으로
기판상의 피조사면을 주사(scanning)하는 것(레이저 빔의 조사위치를 피조사면에 대하여 상대적으로
이동시킨다)에 의해 행한다.
그러나, 레이저-어닐링법에 의해서 제작되는 결정질 반도체막은 복수의 결정입자가 집합한 것(종래의 엑시머 레<21>
이저 결정화법에 의한 결정 입자 사이즈는 통상, 0.1 내지 0.5μm 정도)이고, 그 결정입자의 위치와 사이즈는
불균일하였다.
유리기판상에 제작되는 TFT는, 소자 분리를 위해 결정질 반도체막을 섬형상의 패턴으로 분리하여 형성하고<22>
있어, 결정입자의 위치나 사이즈를 지정하여 형성할 수 없었다. 그 때문에, 결정립계의 영향을 배제하고 단결정
의 반도체막으로 채널형성 영역을 형성하는 것은 거의 불가능하였다.
결정입자의 계면(결정립계)은, 결정의 병진 대칭성(translational symmetry)이 무너지고 있는 영역이다. 결정<23>
결함 등에 기인하여, 캐리어의 재결합중심이나 포획중심(trapping center)이나 결정립계에서의 포텐셜 장벽의
영향에 의해, 캐리어의 전류수송 특성을 저하시켜, TFT에서는 오프전류를 증가시키는 원인이 되는 것이 알려져
있다.
종래의 엑시머 레이저 결정화법에 의한 결정입자 사이즈와 비교하여, 큰 입자 직경이 형성될 수 있는, 슈퍼 측<24>
방향 성장이라고 불리는 기술이 알려져 있다. 이 기술에 관한 상세한 것은 「“1996년 4월 25일자 응용물리학회
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등록특허 10-0915104
지 64(17)권 2303 내지 2305 페이지의 제임스 에스. 임과 에이치. 제이. 김의 'Si 박막의 엑시머 레이저-유도
결정화에서 관측된 슈퍼 측방향 성장 현상'(On the super lateral growth phenomenon observed in excimer
laser-induced crystallization of thin Si films, James S. Im and H. J. Kim, Appl. Phys. Lett. 64(17),
25 April 1996, pp 2303-2305)"」에 기재되어 있다.
슈퍼 측방향 성장은, 레이저 빔의 조사에 의해서 반도체막이 완전용융되어 있는 부분과, 고상 반도체 영역이 잔<25>
존하고 있는 부분이 형성되어, 고상 반도체 영역을 결정핵으로서 결정성장이 시작된다. 완전용융 영역에서 핵생
성이 발생하기 위해서는 어느 정도 시간이 걸리기 때문에, 완전용융 영역에서 핵생성이 발생하기까지의 사이에,
상기 고상 반도체 영역을 결정핵으로서 상기 반도체막의 막면에 대한 수평 방향(이하, 측방향이라고 부른다)으
로 결정이 성장한다. 그 때문에, 결정입자는 막두께의 수십배쯤의 길이로 성장한다. 예를 들어, 60 nm의 실리콘
막 두께에 대하여 1μm 내지 2μm 길이의 측방향 결정성장이 일어난다. 이하, 이 현상을 슈퍼 측방향 성장이라
한다.
상기 슈퍼 측방향 성장의 경우, 비교적 큰 결정 입자가 얻어지지만, 슈퍼 측방향 성장이 실현되는 레이저 빔의<26>
에너지강도 영역은, 통상의 엑시머레이저 결정화에 사용하는 강도보다 훨씬 강하다. 또한, 에너지강도 영역의
범위도 대단히 좁고, 결정 입자의 위치제어라는 관점에서는 큰 결정 입자가 얻어지는 위치에 관해서 제어할 수
가 없다. 또한, 큰 결정 입자이외의 영역은 무수한 핵생성이 발생하는 미결정(微結晶) 영역 또는 비정질 영역이
고, 결정의 사이즈는 불균일하고, 결정의 표면거칠기가 대단히 크다. 따라서, 반도체장치의 제작에 일반적으로
쓰여지는 것은, 0.1 μm 내지 0.5 μm 정도의 결정 입자 사이즈가 균일하게 얻어질 수 있는 조사 조건이다.
또한, 「“SiO2상에서의 실리콘 박막의 순차적 측방향 고체화(Sequential lateral solidification of thin<27>
silicon films on SiO2), Robert S. Sposili and James S. Im, Appl. Phys. Lett. 69(19), 4 November 1996,
pp 2864-2866"」에 의하면, 제임스 에스. 임(James S. Im) 등은, 인공적으로 제어하여, 원하는 장소에 슈퍼 측
방향 성장을 실현시킬 수 있는 순차적 측방향 고체화 방법(Sequential Lateral Solidification method)(이하,
SLS 법이라고 한다)이 공표되어 있다. 이 SLS 법은, 펄스발진의 엑시머 레이저 빔을, 슬릿 형상의 마스크를 사
이에 세워, 시료(material)에 조사하는 것이다. SLS 법에 따르면, 1 샷(shot)마다, 시료와 레이저 빔의 상대위
치를 거의 슈퍼 측방향 성장에 의한 결정길이 만큼(약 0.75 μm) 변위시켜 결정화를 하는 것에 의해, 인공적으
로 제어한 슈퍼 측방향 성장에 의해 결정이 성장하게 하는 방법이다.
발명이 이루고자 하는 기술적 과제
상술한 바와 같이 SLS 법은, 인공적으로 제어하여 임의의 장소에 슈퍼 측방향 성장된 결정 입자를 제작할 수가<28>
있다. 그렇지만, 하기와 같은 문제점이 있다.
우선, 첫번째 문제점으로서, 기판처리율(throughput)이 불충분한 것을 들 수 있다. 먼저 설명한 바와 같이, SLS<29>
법으로서는 레이저 빔 샷 마다의 결정화거리는 1μm 정도이다. 따라서, 시료표면에서의 레이저 빔의 빔 스폿과
시료기판 사이의 레이저 빔의 상대적인 이동거리(이송 피치)를, 1μm 이하로 할 필요가 있다. 펄스발진의 엑시
머 레이저를 사용하는 통상의 레이저 결정화에 쓰이는 조건에서는, 레이저 빔의 샷 마다의 이송 피치는, 수 1O
μm 이상이다. 물론, 이와 같은 조건에서는 SLS 법 특유의 결정은 제작할 수 없다. SLS 법에서는, 펄스발진의
XeCl 엑시머 레이저를 쓰고 있지만, 펄스발진의 XeCl 엑시머 레이저는 최대 발진주파수가 300 Hz이다.
이래서는, 레이저 빔의 스캔 방향에 대하여, 최대 300μm 정도의 거리의 결정화영역만이 처리될 수 있을
뿐이다. 이 정도의 처리속도로서는, 기판 사이즈가 대형화하여, 예를 들어 600 mm ×720 mm와 같은 경우에는 종
래의 SLS 법으로서는 기판 1장당의 처리시간에 매우 긴 시간이 필요하게 된다.
기판 1장당의 오랜 처리시간이 걸린다고 하는 것은 시간적·비용적인 문제뿐만이 아니다. 실제로는, 비정질 반<30>
도체막을 결정화하는 경우에는, 그 표면처리가 중요하다. 예를 들어, 전처리로서 희석된 플루오르화수소산
(diluted hydrofluoric acid) 등으로 자연 산화막을 제거한 후에 레이저조사하는 경우에, 기판면 내에서, 처음
에 레이저조사하는 영역과 비교하여, 최후에 레이저조사하는 영역에서는 자연산화막이 재성장하여 버릴 가능성
이 있다. 이 경우, 완성된 결정 중에 넣어지는 탄소, 산소, 질소 원소량이나 붕소(Boron) 등의 오염불순물량이
기판면 내에서 다를 가능성이 있어, 나아가서는, 트랜지스터 특성이 기판면 내에서의 불균일한 원인이 될 가능
성이 있다.
두 번째의 문제로서, 종래의 SLS 법으로서는 광학 시스템이 복잡하게 되기 쉽다는 것을 들 수 있다. 기판표면에<31>
서의 레이저 빔의 강도(laser beam power)의 형상을 슬릿 형상으로 가공하기 위한 마스크를 광학 시스템에 포함
할 필요가 있다. 통상적으로, 다결정 실리콘박막 트랜지스터에 쓰이는 활성층 실리콘의 막 두께는 수십 nm 이상
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등록특허 10-0915104
이다. 펄스발진 엑시머 레이저를 쓰는 경우, 레이저 결정화에 필요한 레이저에너지밀도는 최저라도 200 mJ/cm
2
(전형적인 예로서, 50 nm의 비정질 실리콘막에 대하여, 30 nsec의 펄스폭의 XeCl 엑시머 레이저로 400 mJ/cm
2
정
도)이다. SLS 법으로서는 더 약간 강한 에너지밀도영역에 최적인 슈퍼 측방향 성장조건이 있다. 이러한 강한 레
이저 에너지밀도에 견딜 수 있는 슬릿 형상의 마스크의 제작은 곤란하다. 금속을 재료로 하는 마스크로서는, 강
에너지 밀도의 펄스레이저 빔을 조사하는 것으로, 국소적으로 막의 온도가 급격히 상승·냉각해버려, 장기간의
사용에 의해서, 박리(peeling)나 미세패턴 형상이 망가지거나 할 우려가 있다(레지스트 노광하는 포토리소그래
피에는, 크롬 등 경질(hard) 마스크 재료가 사용되지만, 실리콘 결정화에 필요한 레이저 에너지밀도와는 비교가
되지 않을 정도로, 약한 에너지밀도로 사용되기 때문에 박리나 미세패턴 형상이 망가지는 문제가 없다). 이상과
같이, 종래의 SLS 법으로서는, 광학 시스템이 복잡하게 되어, 장치 유지보수가 곤란하게 하는 요소가 존재한다.
또한, 슈퍼 측방향 성장을 실시하기 위해서는, (레이저 빔의 비 조사영역과 조사영역 사이의 광학 강도(optical
power)의 감쇠 영역을 제거하기 위해) 레이저 빔의 공간적 빔 파워 프로파일(spatial beam power profile)을
급격히 변화시킬 필요가 있다. 종래의 SLS 법에서는, 슈퍼 측방향 성장에 필요한 빔이 통상의 광학 시스템만으
로는 응축될 수 없기 때문에, 엑시머 레이저가 사용된다. 따라서, 슬릿-형상의 마스크가 레이저 빔을 부분적으
로 차단하는데 필요하다.
본 발명은 상기 문제점을 해결하는 것을 목적으로 하고, 또한 TFT의 레이아웃에 따른 결정입자의 위치제어와,<32>
결정화공정의 처리속도의 향상을 동시에 해결하는 것을 목적으로 한다. 보다 특정하면, 본 발명의 목적은, 인공
적으로 제어한 슈퍼 측방향 성장에 의한 큰 사이즈의 입자 결정을 연속적으로 형성시킬 수 있고, 레이저 결정화
공정에서의 기판처리율을 높일 수 있는 반도체장치의 제작방법을 제공하는 것이다.
또한, 본 발명은, 인공적으로 제어한 슈퍼 측방향 성장에 의한 큰 사이즈의 결정입자를 연속적으로 형성할 수가<33>
있고, 레이저 결정화공정에서의 기판처리율을 높일 수 있고, 또한, 종래의 SLS 법과는 다르게 기판표면에서의
레이저 빔의 강도의 형상을 슬릿 형상으로 가공하기 위한 마스크를 광학 시스템에 포함할 필요가 없는 간편한
레이저조사 방법을 사용하는 반도체장치의 제작방법을 제공하는 것을 목적으로 한다.
발명의 구성 및 작용
본 발명에 적용하는 레이저조사장치는, 피처리물(기판 및 기판상에 형성된 박막)에 대한 레이저 빔의 조사위치<34>
를 제어하는 제 1 수단과, 레이저 빔을 발진하는 제 2 수단(레이저 발진장치)과, 상기 레이저 빔을 가공하는 제
3 수단(광학 시스템)과, 상기 제 2 수단의 발진을 제어하여, 또한, 제 3 수단에 의해서 가공된 레이저 빔의 빔
스폿이 포토마스크형상의 데이터(패턴정보)에 따라서 정해진 위치를 커버하도록 상기 제 1 수단을 제어하는 제
4 수단을 포함한다.
피처리물에 대한 레이저 빔의 조사위치를 제어하는 제 1 수단으로서, 2개의 방법이 있다. 그 중 하나의 방법은<35>
스테이지 컨트롤러에 의해서 스테이지를 구동하여 스테이지 상에 설치되어 있는 피처리물의 위치를 바꾸는 방법
이다. 다른 방법은, 기판위치를 고정한 상태로 레이저 광학 시스템을 이용하여 레이저 빔 스폿의 조사위치를 이
동시키는 방법이다. 본 발명에서는, 상기 2가지 중 어느 쪽의 방법이더라도 좋고, 또한, 상기 두 가지 방법을
조합한 방법이더라도 좋다.
또, 포토마스크 형상의 데이터(패턴정보)에 따라 정해지는 위치로는, 반도체막 중, 결정화 후에, 포토리소그래<36>
피 기술에 의해서, 섬형 반도체층 B에 패터닝 가공하여 얻어지는 트랜지스터의 채널영역, 소스 영역, 드레인 영
역이 되는 부분이다.
또한, 본 발명에 있어서, 레이저 빔 조사전에, 반도체는 섬형 반도체막 A에 패터닝 가공하는 것, 및 반도체막의<37>
일부에 마커를 형성하는 것이 필요하며, 섬형 반도체막 A는 포토리소그래피 기술에 의해 박막트랜지스터를 포함
하는 영역을 형성하는 활성층을 포함하는 특정한 영역이다. 상기 마커는 상기 제 4 수단을 실현하기 위해 필요
한 것이다. 또한, 섬형 반도체층 A는 섬형 반도체층 B보다 약간 더 크다. 도 2에서, 섬형 반도체층 A의 일 예로
서 일 부분(500)을, 섬형 반도체층 B의 예로서 일 부분(501)을 도시하고 있다. 즉, 최종적으로 트랜지스터의 채
널영역, 소스 영역, 드레인 영역이 되는 섬형 반도체층 B는, 상기 섬형 반도체층 A에 포함되어 있다고 하는 형
태이다.
상기 제 1 수단 내지 제 4 수단을 갖는 레이저조사장치를 사용하여, 섬형 반도체층 A를 결정화한다. 이 때, 제<38>
4 수단을 사용하여, 절연표면에 형성된 반도체막 중, 패터닝 가공후에 기판상에 섬형 반도체층 B로서 남겨지는
부분을 포토마스크 형상의 데이터에 따라서 파악한다. 그리고, 상기 마커를 위치기준으로서, 상기 섬형 반도체
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층 A에 선택적으로 레이저 빔을 조사하여, 결정화영역을 형성한다.
다음에, 섬형 반도체층 A의 외주부분을 포토리소그래피 기술에 의해 에칭하고, 섬형 반도체층 B가 패터닝 가공<39>
된다. 이 섬형 반도체층 B를 트랜지스터의 활성층으로 사용된다.
상술한 바와 같이, 본 발명에서는, 기판면 내의 반도체막 전체에 레이저 빔을 주사되지 않고, 최소한의 적어도<40>
필요 불가결한 부분이 결정화될 수 있도록 레이저 빔을 조사한다. 즉, 반도체막을 결정화시킨 후, 섬형 반도체
층 B에의 패터닝가공에 의해, 제거되는 부분에 레이저 빔을 조사하는 시간을 생략할 수 있다. 그 때문에, 레이
저 결정화에 걸리는 시간을 단축할 수가 있고, 또한, 기판의 처리속도를 향상시킬 수 있다.
또한, 섬형 반도체층 A 형성후, 레이저 빔을 조사하고, 그 후, 트랜지스터의 활성층이 되는 섬형 반도체층 B를<41>
형성하는 것은, TFT의 레이아웃에 따른 결정 입자의 위치제어를 보장한다.
지금까지의 구성을 종래의 SLS 법에 대해 적용하는 것에 의해, 종래의 SLS 법의 기판처리율(throughput)이 나쁘<42>
다고 하는 문제를 해결한다. 또한, TFT의 레이아웃에 맞는 결정입자의 위치제어를 보장하는 수단이 얻어진다.
또한, 본 발명에 의해, 레이저 결정화에 걸리는 시간을 단축화할 수가 있다. 또한, 기판의 처리속도를 향상시킬<43>
수 있는 방법, 또한, TFT의 배치(layout)에 맞는 결정입자의 위치제어를 보장하는 방법에 더해, 종래의 SLS 법
과는 다르게, 기판표면에서의 레이저 빔의 강도의 형상을 슬릿 형상으로 가공하기 위한 마스크를 광학 시스템에
조합할 필요가 없는 간편한 방법이 제공된다.
슈퍼 측방향 성장시키기 위해서는, 측방향 결정성장의 방향(즉, 레이저조사 후에 반도체막의 고-액 계면이 이동<44>
하는 방향)에서의, 레이저 빔의 공간적인 에너지분포를 급격히 변화시킬 필요가 있다. 즉, 가능한 한 레이저 빔
의 조사영역과 비조사영역의 사이에 있는, 광학 강도의 감쇠 영역 폭을 없앨 필요가 있다. 양호한 슈퍼 측방향
성장이 가능한 감쇠 영역폭은 하기와 같이 정의된다. 광학 강도의 피크 위치로부터, 강도가 50%로 되기까지의
감쇠 영역폭, 즉 10μm 이하이다.
종래의 SLS 법에서는, 엑시머 레이저를 사용하기 때문에, 통상의 광학 시스템만으로서는, 슈퍼 측방향 성장에<45>
필요한 집광성을 얻을 수 없다. 그 때문에, 레이저 빔을 부분적으로 차광하기 위해서, 슬릿형의 마스크를 쓰는
필요가 있었다고 생각된다.
상기 레이저 빔의 광원은, 펄스발진의 고체레이저 발진장치의 제 2 고조파(harmonic wave)(또는 제 3 고조파,<46>
제 4 고조파)를 조사하는 시스템이다. 출력 레이저 빔의 확산 각(spreading angle)이 작기 때문에 고체 레이저
의 엑시머 레이저에 비해, 이 레이저구성이면, 통상의 광학 시스템렌즈로서 쓰이는 실린더형 렌즈만으로, 슈퍼
측방향 성장에 최적인 레이저 빔의 공간적 빔강도 프로파일로 빔을 집광할 수가 있다.
또한, 기판처리율을 높이기 위해서, SLS 법에 최적인 반복 주파수 및 이송 피치로 하는 것이 바람직하고, 하기<47>
에 그 조건에 관해서 설명한다. "이송 피치"란, 레이저 빔의 1펄스 마다의 기판 스테이지 이동거리이다. SLS 법
에서는 1 샷마다의 슈퍼 측방향 성장거리에 한도가 있기 때문에, 상기 이송 피치를 크게 할 뿐만으로는, 기판처
리율을 높일 수 없다. 이송 피치를 높게 하면 레이저 빔의 반복 주파수도 이에 맞춰 높힐 필요가 있다. 종래의
SLS 법으로 사용되고 있는 XeCl 엑시머 레이저는 최대 30OHz이다. 한편, 펄스발진의 고체레이저 발진장치는 반
복 주파수를 최대 수 MHz로 할 수 있다. 따라서, 펄스발진의 고체레이저 발진장치를 높은 반복 주파수로 조사함
으로써, 종래의 SLS 법과 비교하여, 대폭 처리능력을 향상시킬 수 있다. 반복 주파수의 상한은, 레이저 빔 샷마
다 슈퍼 측방향 성장에 필요한 에너지밀도가 확보될 수 있는 범위로 결정하면 되고, 이 상한은 펄스발진 고체레
이저 발진장치본체의 최대출력으로 결정된다.(다른 조건이 같으면, 주파수를 높게 하면, 레이저 빔 샷마다의 에
너지밀도는 감소하기 때문이다)
또한, 고체레이저 발진장치에서는, 종래의 플래시 램프 여기(勵起; excitation)가 아니라, 반도체레이저 여기<48>
고체레이저 발진장치로 하는 쪽이, 레이저 빔 에너지의 안정성이 크게 개선되기 때문에 바람직하다. 그 결과,
결정성의 변동이 적은 반도체를 형성할 수 있다. 따라서, TFT 특성의 변동이 작은 반도체 장치를 제작할 수 있
다.
또한, 엑시머 레이저 조사장치에 비해, 고체 레이저 발진장치는 유지보수 측면에서 우수하다.<49>
또한, 엑시머 레이저 조사장치에 비해, 고체 레이저의 펄스 폭이 크다. 더 큰 펄스 폭을 정용하여 용융 및 결정<50>
화에 걸리는 시간이 길어지기 때문에, 보다 큰 결정 입자가 형성될 수 있다.
또한, 펄스 폭을 크게 하여, 반도체 막과 그 하부면에 인접한 막 사이의 계면(예를 들어 기초막)과, 레이저에<51>
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의해 조사되는 반도체 표면 간의 온도차를 감소시킬 수 있다.
도 14는 결정화 시의 기초막과 펄스 폭 사이의 관계의 시뮬레이션 결과를 도시한다. 반도체 표면이 최대로 도달<52>
한 온도가 각각 1500K, 2000K, 2500K일 때, 기초막의 온도는 펄스 폭이 커짐에 따라 더 높아지고, 온도의 레벨
이 고정된다. 또한, 펄스 폭이 50ns, 바람직하게는 100ns보다 클 때, 기초막의 온도와 계면의 최대 도달 온도
간의 온도차를 감소시킬 수 있고, 핵의 성장 속도를 보다 느리게 할 수 있다.
다음 표에, SLS 법을 전제로 한, XeCl 가스레이저 조사장치와 Nd:YLF 고체레이저 조사장치를 비교한 것을 도시<53>
한다.
표 1
<54> XeCI 엑시머레이저조사장치 Nd:YLF 고체 레이저
레이저 매질 가스(XeCl) 고체(Nd:YLF)
여기방법 고전압 DPSS(다이오드 여기)
운용 유지보수필요 유지보수 필요없음
펄스 폭 약 25 n초 50∼200n초
빔 길이 ∼300 mm 30∼50 mm(복수 대(unit) 사용가
능)
본체가격 ∼1억엔 ∼1800만엔
마스크 필요 불필요
광학 시스템 번잡함(
호모저나이저(homogenizer), 투
영 렌즈, 등)
간단함{볼록 및 실린더형 렌즈)
이상의 구성에 의해, 인공적으로 제어한 슈퍼 측방향 성장에 의한 큰 결정입자를 연속적으로 형성시킬 수 있고,<55>
또한, 레이저 결정화공정에서의 기판처리율을 높일 수 있고, 또한, 또한, 종래의 SLS 법과는 다르게, 기판표면
에서의 레이저 빔의 강도의 형상을 슬릿형상으로 가공하기 위한 마스크를 광학 시스템에 조합할 필요가 없는 간
편한 레이저조사 방법을 사용하는 반도체장치의 제작방법을 제공할 수가 있다.
본 발명에서 "반도체 장치"는, 반도체특성을 이용하여 기능할 수 있는 장치전반(예를 들어, 액정표시패널로 대<56>
표되는 전자장치, 및 그 전자장치를 부품으로서 탑재한 전기 기구)을 포함한다.
실시예<57>
이하, 본 발명의 실시예에 관해서 도면을 참조하여 상세하게 설명한다. <58>
도 1에 본 발명의 레이저조사방법의 블록도를 도시한다. 도 1에서, 피처리물(107)에 대한 펄스레이저 빔의 조사<59>
위치를 제어하는 제 1 수단으로서, 2개의 방법을 보이고 있다. 그 중 하나의 방법은, 스테이지 컨트롤러(101)에
의해서 스테이지(108)를 구동하는 것으로, 스테이지(108) 상에 설치되어 있는 피처리물(107; 기판)의 위치를 바
꾸는 방법이다. 또 다른 방법은, 기판위치를 고정한 상태에서 광학 시스템(103)을 사용하여 레이저 빔 스폿의
조사위치를 이동시키는 방법이다. 본 발명으로서는, 상기 2가지 중 어느 쪽의 방법이더라도 좋고, 또는 상기 2
개의 방법을 조합한 방법이더라도 좋다.
상기 2가지 방법은, 어느 것이나 레이저 빔 스폿 위치의 기판에 대한 상대위치를 변화시키는 것을 의미하여, 이<60>
것을 편의상「(레이저 빔 스폿을) 주사한다」고 나타낸다.
또한, 레이저조사 장치(100)는, 펄스레이저 빔을 발진하는 제 2 수단에 상당하는 펄스레이저 발진장치(102)를<61>
갖는다. 펄스레이저 발진장치(102)는, 처리 대상에 따라 다른 것으로 적절히 대체될 수 있다. 또한, 서로 조합
된 두 개의 펄스레이저 발진장치가 사용될 수 있다. 본 발명에서는, 공지된 레이저를 쓸 수 있다. 레이저는, 펄
스발진의 기체레이저 발진장치 또는 고체레이저 발진장치를 쓸 수 있다. 펄스발진의 기체레이저가 사용되는 경
우 컴퓨터(104)를 사용하는 포토마스크형 데이터 패턴에 의한 제어만이 적용되고, 다른 구성은 통상의 SLS 방법
에 대응한다. 본 실시예에서는 펄스발진의 고체레이저 발진장치를 쓰는 경우에 관해 설명한다.
광원인 펄스발진 고체레이저 발진장치로서, Cr
3
, Nd
4
, Er
3
, Ce
3
, Co
2
, Ti
3
, Yb
3
또는 V
3
가 도핑된<62>
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YAG레이저, YVO4 레이저, YLF레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트(alexandrite)
레이저, Ti:사파이어 레이저, 포스터라이트(forsterite) 레이저(Mg2SiO4) 발진장치 중에서 선택된 하나 이상의
종류의 레이저가 주어진다. 해당 레이저의 기본파(fundamental wave)는 도핑하는 재료에 따라 다르지만, 1 μm
전후의 기본파를 갖는 레이저 빔이 얻어진다. 기본파에 대한 제 2 고조파, 제 3 고조파 및 제 4 고조파는, 비선
형 광학소자를 사용하여 얻을 수 있다.
또한, 레이저조사 장치(100)는, 레이저 발진장치(102)로부터 발진되는 레이저 빔의 피처리물에서의 빔 스폿을<63>
가공할 수가 있는 제 3 수단에 상당하는 광학 시스템(103)을 갖는다, 레이저 발진장치(102)로부터 사출된 레이
저 빔의 형상은, 로드(rod) 형상이 원통형이면 원형이 되고, 슬래브(Slab)형이면 직사각형이 된다. 이러한 레이
저 빔을 광학 시스템에 의해, 상술한 바와 같이 성형하는 것에 의해, 레이저 빔의 피처리물(107)의 표면에서의
빔 스폿을 원하는 형상으로 할 수 있다. 또한, 처리 목적에 따라, 망원경, 호모저나이저(homogenizer) 등이 빔
을 가공하기 위해 광학 시스템(103)에 조합될 수 있다.
또한, 레이저조사 장치(100)는, 제 4 수단에 상당하는 컴퓨터(104)를 갖고 있다. 컴퓨터(104)는 레이저 발진장<64>
치(102)의 발진을 제어하여, 또한, 레이저 빔의 빔 스폿이 마스크패턴의 데이터에 따라서 정해지는 위치를 커버
하도록, 제 1 수단에 상당하는 스테이지 컨트롤러(101)를 제어한다.
또한, 이 레이저 조사방법은, 상기 4가지 수단 외에, 피처리물의 온도를 제어하는 수단을 포함할 수 있다. <65>
도 2를 사용하여, 레이저 빔 펄스마다, 기판과 레이저 빔 스폿의 상대위치가 변위되는 (주사되는) 상태를 도시<66>
하고 있다. 빔 스폿(507a, 507b, 507c)의 확대도가 도시되어 있다.
도 2의 도면부호 507a는, 어떤 펄스조사 때의 레이저 빔 빔 스폿 위치이고, 도면부호 507b는 다음번 펄스조사<67>
때의 레이저 빔 빔 스폿 위치이고, 도면부호 507c는 그 다음번 펄스조사 때의 레이저 빔 빔 스폿 위치를
보인다. 또한, 도면부호 509a 및 509b는 레이저 빔의 1펄스마다의 기판 스테이지 이동거리(이송 피치)를
보인다. 이 이송 피치는 0.3 μm 이상 및 5 μm이하, 보다 바람직하게는 0.7μm 이상 및 3μm 이하일 필요가 있
다.
또한, 레이저 빔은, 일반적으로 빔 스폿의 가장자리 부분에서의 에너지밀도가 다른 부분보다도 낮게 되어 있고,<68>
피처리물에의 처리가 균일히 되지 않는 경우가 있다. 따라서, 레이저 빔의 빔 스폿(507a)의 길이방향 에지 부분
과, 결정화 후에 반도체막을 패터닝하여 얻어지는 섬형 반도체막 A에 상당하는 부분(500)이 겹치지 않도록, 레
이저 빔을 조사하는 것이 바람직하다. 예를 들어, 선형의 빔 스폿을 주사하는 경우에는, 도 2의 도면부호 508의
영역은, 상기 섬형 반도체막 A에 상당하는 부분(500)에는 조사되지 않도록 한다.
또한, 결정화 후의 반도체를 TFT의 활성층으로서 쓰는 경우, 그 주사방향이 채널형성영역의 캐리어가 이동하는<69>
방향과 평행하게 되도록 고정하는 것이 바람직하다. 이에 관해서 도 4a와 도 4b에 도시한다. 도 4의 도면부호
529 및 539는, 레이저조사 전에 형성된 섬형 반도체층 A를 각각 표시한다. 도면부호 528 및 538은, 레이저조사
후에 섬형 반도체층 B로서 형성되는 영역을 각각 도시한다.
도 4a에서는 채널형성 영역이 1개 설치되어 있는 싱글게이트 TFT의 활성층의 일례를 도시한다. 섬형 반도체층 B<70>
를 구성하는 채널형성 영역(520), 소스 영역 또는 드레인 영역이 되는 불순물 영역(521, 522)이 각각 설치되어
있다. 본 발명의 레이저 발진장치를 사용하여 반도체막을 결정화시킬 때, 레이저 빔의 주사방향이 화살 표시로
지시된 바와 같이, 채널형성 영역의 캐리어의 이동하는 방향(채널 길이방향)과 평행하도록, 주사방향을 고정한
다. 도면부호 523은 레이저 빔의 빔 스폿을 도시하고 있고, 화살 표시의 방향으로 주사한다.
또한, 도 4b에서는, 채널형성영역이 3개 설치되어 있는 트리플 게이트 TFT의 활성층의 일례를 보이고 있고, 채<71>
널형성 영역(530)을 그 사이에 끼우도록 불순물 영역(533, 534)이 설치된다. 또한, 채널형성 영역(531)을 그 사
이에 끼우도록 불순물 영역(534, 535)이 설치되어 있고, 또한 채널형성 영역(532)을 그 사이에 끼우도록 불순물
영역(535, 536)이 설치되어 있다. 그리고, 본 발명의 레이저 발진장치를 사용하여 반도체를 결정화시킬 때, 레
이저 빔은 화살 표시의 방향로 주사한다.
단, 액티브 매트릭스 디스플레이에 쓰이는 TFT는, 화소부, 신호선 구동회로부, 주사선 구동회로부에서, 각각의<72>
활성층 채널형성 영역으로 캐리어가 이동하는 방향이 서로 다른 것이, 회로 레이아웃의 형편상 자주 있다. 이러
한 경우에도, 본 발명이 유효함을 도 3을 사용하여 설명한다.
도 3에서는 주사선구동회로 영역(512)에서의 레이저 빔의 주사방향이 그 밖의 영역에서와는 다른 경우에 관해<73>
도시한다. 우선, 기판상에 형성되어 있는 마커를 위치기준으로 사용하여, 도 3a에 도시된 바와 같이, 신호선 구
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동회로가 되는 영역(511)과 화소부가 되는 영역(510)을 레이저조사한다.
다음에, 도 3b에 도시된 바와 같이, 기판 스테이지를 90°회전시켜, 기판상에 형성되어 있는 마커를 다시 읽어<74>
내고, 이 위치정보로부터, 주사선구동회로가 되는 영역(512)을 레이저조사한다. 이와 같이 하여, 기판내에서의
레이저 빔 스폿의 상대적인 이동방향을 변화시켜 조사할 수 있다.
또한, 레이저조사 처리중이더라도, 일시적으로 레이저 빔을 기판면에 조사하지 않아야 할 경우도 있을 수 있다.<75>
이러한 경우에는, 레이저 빔을 일시적으로 완전히 차폐할 수가 있는 AO(음향광학) 광변조 소자를 피처리물인 기
판과 레이저 발진장치 사이의 광학 시스템에 설치할 수 있다.
또, 레이저 광의 조사위치를 정하기 위해서는, 반도체막에 대한 위치를 정하기 위한 마커를 형성할 필요가<76>
있다. 도 5는, 액티브매트릭스형의 반도체장치를 제작하기 위해서 성막된 반도체막에 있어서, 마커를 형성하는
위치를 보인다. 또, 도 5a는 1개의 기판으로부터 1개의 반도체장치를 제작하는 예를 도시하고 있고, 도 5b는 1
개의 기판으로부터 4개의 반도체장치를 제작하는 예를 도시하고 있다.
도 5a에 있어서 도면부호 540은 기판상에 성막된 영역이고, 파선(541)이 화소부가 형성되는 영역, 파선(542)이<77>
신호선구동회로가 형성되는 영역, 파선(543)이 주사선구동회로가 형성되는 영역에 상당한다. 도면부호 544는 마
커가 형성되는 영역(마커 형성부)이고, 반도체의 4모서리에 위치하도록 설치되어 있다.
또, 도 5a에서는 마커 형성부(544)를 각각 4모서리에 설치하였지만, 본 발명은 이 구성에 한정되지 않는다. 반<78>
도체에서의 레이저 빔의 주사영역과, 반도체의 패터닝 마스크와의 위치맞춤을 할 수가 있는 것이면, 마커형성부
의 위치 및 그 수는 상술한 형태에 한정되지 않는다.
도 5b에 있어서 도면부호 550은 기판상에 성막된 반도체이고, 파선(551)은 이후의 공정에서 기판을 분단할 때의<79>
절취선(scribe line)이다. 도 5b에서는, 절취선(551)에 따라 기판을 분단하여, 4개의 반도체장치를 제작할 수가
있다. 또한, 분단에 의해 얻어지는 반도체장치의 수는 이에 한정되지 않는다.
도면부호 552는 마커가 형성되는 부분(마커형성부)이고, 반도체의 4모서리에 위치하도록 설치되어 있다. 또 도<80>
5b에서는 마커형성부(552)를 각각 4모서리에 설치하였지만, 본 발명은 이 구성에 한정되지 않는다. 반도체에서
의 레이저 빔의 주사영역과, 반도체의 패터닝 마스크와의 위치맞춤을 할 수가 있는 것이면, 마커형성부의 위치
및 그 수는 상술한 형태에 한정되지 않는다.
또한, 마커는 종래의 포토리소그래피 공정으로 섬형 반도체막 A를 패터닝형성하는 공정에서 동시에 형성한다.<81>
상기 구성에 의해, 반도체막을 결정화시킨 후, 섬형 반도체막 B 형성에 의해 제거되는 반도체막 영역에 레이저<82>
빔을 조사하는 시간을 생략할 수 있기 때문에, 레이저 빔 조사에 이러한 시간을 단축할 수가 있고, 또한 기판의
처리속도를 향상시킬 수 있다.
(실시예1) <83>
본 실시예에서는 액티브 매트릭스 기판의 제작방법에 관해서 도 6 내지 도 9를 사용하여 설명한다. 여기서는<84>
CMOS회로, 및 구동회로와, 화소 TFT, 유지 용량(holding capacity)을 갖는 화소부를 동일기판상에 형성된 기판
을, 편의상 액티브매트릭스 기판이라고 부른다.
우선, 본 실시예에서는 바륨 보로실리케이트(borosilicate) 유리, 또는 알루미늄 보로실리케이트 유리 등으로<85>
이루어지는 기판(600)을 쓴다. 또, 기판(600)으로서는, 석영 기판이나 실리콘 기판, 금속 기판 또는 스테인리스
기판의 표면에 절연막을 형성한 것을 써도 된다. 또한, 본 실시예의 처리온도에 견딜 수 있는 내열성을 갖는 플
라스틱 기판을 써도 된다.
이어서, 기판(600) 상에 이산화규소막, 질화규소막 또는 산화질화규소막 등의 절연막으로 이루어지는 기초막<86>
(601; base film)을 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 형성한다. 본 실시예에서는
기초막(601)으로서 기초막(601a, 601b)의 2층의 기초막을 쓰지만, 상기 절연막의 단층막 또는 2층이상 적층시킨
구조를 써도 된다(도 6a).
이어서, 기초막(601)상에, 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD 법 등)에 의해 25∼150 nm(바람직하<87>
게는 30∼120 nm)의 두께로 비정질 반도체막(692)을 형성한다(도 6a). 또한, 본 실시예에서는 비정질 반도체막
을 성막하고 있지만, 미결정 반도체막, 결정성 반도체막이더라도 좋다. 또한, 비정질 규소 게르마늄막 등의 비
정질 구조를 갖는 화합물 반도체막을 써도 된다.
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다음에, 비정질 반도체막(692)을 패터닝하여, 불화할로겐, 예를 들어, CIF, CIF3, BrF, BrF3, IF, IF3 등을 포함<88>
하는 분위기로 이방성 드라이에칭법에 의해 에칭하여, 섬형 반도체막 A가 되는 부분(693a, 693b, 693c)을 형성
한다(도 6b).
다음에, 섬형 반도체막 A의 부분(693a, 693b, 693c)을 레이저 결정화법에 의해 결정화시킨다. 레이저 결정화법<89>
은, 본 발명의 레이저 조사방법을 사용하여 행한다. 구체적으로는, 레이저 조사장치의 컴퓨터에 입력된 마스크
의 정보에 따라서, 섬형 반도체막 A의 부분(693a, 693b, 693c)에 선택적으로 레이저 빔을 조사한다. 물론, 레이
저 결정화법 뿐만 아니라, 다른 공지의 결정화법(RTA나 퍼니스 어닐링(furnace annealing)을 사용하는 열-결정
화법, 결정화를 돕는 금속원소를 사용하는 열-결정화법 등)과 조합하여 행하여도 된다.
본 발명의 레이저 조사방법으로서는, 공지의 레이저 빔원 중, 펄스발진의 기체레이저 발진장치 또는 고체레이저<90>
발진장치를 쓸 수 있다. 펄스발진의 기체레이저가 사용되는 경우 컴퓨터(104)를 사용하는 포토마스크형 데이터
패턴에 의한 제어만이 적용되고, 다른 구성은 통상의 SLS 방법에 대응한다. 본 실시예에서는 펄스발진의 Nd:YLF
레이저를 사용하는 경우에 관해 설명한다.
도 10a 및 도 10b는 레이저 결정화처리장치를 도시한다. 도 10a 및 도 10b에서는, Nd:YLF 레이저 발진장치<91>
(1101)를 쓰고 출력 1.5 W, 반복 주파수 1kHz의 조건으로 사용하는 경우를 예로 한다. 레이저 원(1101)은 공진
기 속에 YLF 결정과 비선형 광학소자를 넣어, 파장 527 nm의 제 2 고조파를 사출하는 방식으로 하지만, 물론,
비선형 광학소자가 공진기의 외측에 있는 경우라도 좋다. 또한, 이 레이저 발진장치(1101)는, 로드 형상이 원통
형이고, 레이저 발진장치(1101)로부터 사출 직후의 빔 스폿형상이 원형이라고 하지만, 가령 로드 형상이 슬래브
형이고, 사출 직후의 빔 스폿형상은 직사각형이더라도, 후술하는 바와 같이, 광학 시스템에 의해, 빔 스폿을 원
하는 형상으로 성형할 수 있다.
이 Nd:YLF 레이저는 빔의 확산 각(spreading angle)이 3 mm radian이고, 빔 사이즈는 사출구에서 직경 2 mm 정<92>
도이지만, 사출구로부터 20 cm 떨어진 위치에서는 지름 1 cm 정도로 넓어져 버린다. 이 위치에 촛점거리 f= 600
mm의 볼록 렌즈(1102)를 한 장 넣으면, 빔 사이즈는 지름 약 10 mm의 평행광이 된다. 도 10a의 광학 미러(1103
∼1105)로 반사된 레이저 빔은, 도 10a의 Y 방향에 곡률을 갖는 볼록실린더형 렌즈(1106)에 의해 레이저 빔을
집광한다. 여기서, Y 방향은, 반도체 면상에서의 레이저 빔의 빔 스폿의 이동방향이고, 빔 스폿의 짧은 쪽 방향
이 된다. 또한, 도 10a의 X 방향은 반도체 면상의 레이저 빔의 빔 스폿의 길이방향이 되고, 반도체 면상의 레이
저 빔의 빔 스폿의 이동방향과 직각을 이루는 방향이다(광학 미러(1103∼1105)는 장치의 레이아웃상 넣어져 있
는 것이고, 본질적으로 필요로 하는 것은 아니다). 이상의 구성으로, 조사면이 되는 반도체 면상의 빔 스폿은
1O mm ×1O μm의 선형 빔이 된다.
단, 조사면에서, 직사각형 또는 타원형상 또는 선형상의 레이저 빔으로 성형하는 방법은 이에 제한되지 않는다.<93>
도시하지 않지만, 광학 미러(1103)와 볼록 실린더형 렌즈(1106)의 사이에 오목형 실린더형 렌즈를 넣고, 빔 스
폿의 길이 방향을 길게 할 수 있다. 또한, 이 오목형 실린더형 렌즈와 레이저 발진장치(1101)의 사이에, 레이저
빔을 평행광으로 하기 위한 빔 시준기(collimator)나, 레이저 빔을 확대하기 위한 빔 확대기(beam expander)를
넣는 것도 가능하다. 또한, 여기서는 출력 1.5 W의 레이저 빔원에서 빔 스폿이 10 mm ×10 μm의 선형 빔으로
하는 방법을 설명하였지만, 더 고출력의 레이저 빔원의 경우에는, 짧은 쪽 방향의 빔 스폿 사이즈는 바꾸지 않
고서, 길이 방향의 사이즈만 길게 하는 것이 바람직하다(현재, 출력 20 v에서 사용가능한 LD 여기(勵起) Nd:YLF
레이저 발진장치가 시판되어 있다).
반도체 면상에서의 레이저 빔의 빔 스폿의 상대위치를 움직이기 위해, 기판 스테이지(1109)를 Y 방향(빔 스폿의<94>
짧은 쪽 방향)으로 움직인다(sweep). 레이저펄스의 반복 주파수 1 kHz에서, 기판 스테이지의 스윕(sweep) 속도
를 3.O mm/초로 하면, 레이저펄스를 1회 조사할 때마다, 기판과 빔 스폿의 상대위치는 Y 방향에서 3 μm 변위한
다(이송 피치가 3 μm).
도 11a는, 본 실시예의 레이저 조사방법으로 결정화한 실리콘막을, 세코·에칭(Secco Etching)에 의해서 결정립<95>
계를 가시화(visualized)시킨 후의 SEM 관찰상이다. 도 11b 및 도 11a는 결정립계 및 그 사이즈를 알기 쉽게 도
시한 것이다. 이로부터, 레이저 빔의 빔 스폿의 주사한 Y 방향으로 슈퍼 측방향 성장한 결정이 연속적으로 형성
되어 있는 것을 알 수 있다. 또, 레이저 빔 스폿의 주사방향과 수직방향에 입계가 주기적으로 존재하고 있지만,
이 주기는, 레이저펄스를 1회 조사할 때마다의 이송 피치인 3 μm에 대응함을 알 수 있다.
상술한 레이저 결정화에 의하여, 결정성이 증가된 섬형 반도체막 A의 부분(694a, 694b, 694c)이 형성된다(도<96>
6c).
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다음에, 섬형 반도체막 A의 부분(694a, 694b, 694c)을 원하는 형상으로 패터닝하여, 섬형 반도체막 B의 부분<97>
(602∼606)을 형성한다(도 6d).
섬형 반도체막 B의 부분(602∼606)을 형성한 후, TFT의 임계치를 제어하기 위해서 미량의 불순물 원소(붕소 또<98>
는 인)의 도핑을 해도 된다. 또한, 이 임계치 제어를 위한 불순물 도핑은, 레이저 결정화 전에 하여도 되고, 게
이트 절연막 성막 후에 해도 된다.
이어서, 섬형 반도체막(602∼606)을 덮는 게이트 절연막(607)을 형성한다. 게이트 절연막(607)은 플라즈마 CVD<99>
법 또는 스퍼터링법을 써서, 두께를 40∼150 nm으로 규소를 포함하는 절연막으로 형성한다. 본 실시예에서는,
플라즈마 CVD법에 의해 110 nm의 두께로 산화질화규소막(조성비 Si= 32%, O= 59%, N= 7%, H= 2%)으로 형성하였
다. 물론, 게이트 절연막은 산화질화규소막에 한정되지 않고, 다른 규소를 포함하는 절연막을 단층 또는 적층구
조로 써도 된다.
또한, 이산화규소막을 쓰는 경우에는, 플라즈마 CVD 법으로 TEOS(Tetraethyl 0rtho Silicate)와 O2를 혼합하여,<100>
반응압력 40 Pa, 기판온도 300∼400℃로 하고, 고조파(13.56 MHz) 전력밀도 O.5 ∼ O.8 W/cm
2
로 방전시켜 형성
할 수 있다. 이렇게 하여 제작되는 이산화규소막은, 그 후 400∼500℃의 열-어닐링에 의해 게이트 절연막으로서
양호한 특성을 얻을 수 있다.
이어서, 게이트 절연막(607)상에 막 두께 20∼100 nm의 제 1 도전막(608)과, 막 두께 100∼400 nm의 제 2 도전<101>
막(609)을 적층형성한다. 본 실시예에서는, 막 두께 30 nm의 TaN 막으로 이루어지는 제 1 도전막(608)과, 막 두
께 370 nm의 W 막으로 이루어지는 제 2 도전막(609)을 적층형성하였다. TaN 막은 스퍼터링법으로 형성하고, Ta
의 타켓(target)을 사용하고, 질소를 포함하는 분위기 내에서 스퍼터링한다. 또한, W 막은, W의 타겟을 사용한
스퍼터링법으로 형성하였다. 그외에 6불화텅스텐(WF6)을 쓰는 열 CVD 법으로 형성할 수도 있다. 어떻든 간에 상
기 막을 게이트전극으로서 사용하기 위해서는 저 저항화를 도모할 필요가 있고, W 막의 저항율은 20 μΩcm 이
하로 하는 것이 바람직하다. W 막은 결정입자를 크게 하는 것으로 저 저항율화를 도모할 수 있지만, W 막중에
산소 등의 불순물 원소가 많은 경우에는 결정화가 저해되어 고 저항화된다. 따라서, 본 실시예에서는, 고순도의
W(순도99.9999%)의 타겟을 사용한 스퍼터링법으로, 또한 성막시에 기체 상태인 불순물의 혼입이 없도록 충분히
배려하여 W 막을 형성하는 것에 의해, 저항율 9∼20 μΩcm을 실현할 수 있다.
또한, 본 실시예에서는, 제 1 도전막(608)을 TaN, 제 2 도전막(609)을 W로 하였지만, 특히 한정되지 않고, 어느<102>
것이나 Ta, W, Ti, Mo, Al, Cu, Cr, Nd에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화
합물재료로 형성하여도 된다. 또한, 인 등의 불순물 원소를 도핑한 다결정 규소막으로 대표되는 반도체막을 써
도 되고, 또한, AgPdCu 합금을 써도 된다. 또한, 제 1 도전막을 탄탈룸(Ta)막으로 형성하고, 제 2 도전막을 W
막으로 하는 조합, 제 1 도전막을 질화티탄늄(TiN)막으로 형성하고, 제 2 도전막을 W 막으로 하는 조합, 제 1
도전막을 질화 탄탈룸(TaN)으로 형성하고, 제 2 도전막을 W로 하는 조합, 제 1 도전막을 질화 탄탈룸(TaN)막으
로 형성하고, 제 2 도전막을 Al막으로 하는 조합, 제 1 도전막을 질화 탄탈룸(TaN)막으로 형성하고, 제 2 도전
막을 Cu 막으로 하는 조합으로 하여도 된다.
또한, 2층 구조에 한정되지 않고, 예를 들어, 텅스텐막, 알루미늄과 실리콘의 합금(Al-Si)막, 질화티타늄막을<103>
순차적으로 적층한 3층 구조이어도 된다. 또한, 3층 구조로 하는 경우, 텅스텐대신에 질화텅스텐을 써도 되고,
알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 써도 되고, 질화티타늄 막 대
신에 티타늄막을 써도 된다.
또한, 도전막의 재료에 따라서, 최적인 에칭 방법이나, 에칭제(etchant)의 종류를 선택하는 것이 중요하다. <104>
다음에, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크(610∼615)를 형성하고, 전극 및 배선을 형<105>
성하기 위한 제 1 에칭처리를 한다. 제 1 에칭처리로서는 제 1 및 제 2 에칭조건으로 행한다(도 7b). 본 실시예
에서는 제 1 에칭조건으로서, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마)에칭법을 사용하고, 에칭
용 가스에 CF4와 Cl2와 O2를 사용하고, 각각의 가스 유량비를 25:25:10(sccm)으로 하고, 1 Pa의 압력으로 코일형
의 전극에 50O W의 RF(13.56 MHz) 전력을 투입하여 플라즈마를 생성하여 에칭을 한다. 기판측(시료 스테이지)에
도 150 W의 RF(13.56 MHz)전력을 투입하여, 실질적으로 부(負)의 자기(自己) 바이어스 전압을 인가한다. 이 제
1 에칭조건에 의해 W 막을 에칭하여 제 1 도전층의 에지를 테이퍼 형상으로 한다.
그 후에, 레지스트로 이루어지는 마스크(610∼615)를 제거하지 않고서 제 2 에칭조건으로 바꿔, 에칭용 가스에<106>
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CF4와 Cl2를 써, 각각의 가스 유량비를 30:30(sccm)으로 하고, 1 Pa의 압력으로 코일형의 전극에 500 W의
RF(13.56 MHz)전력을 투입하여 플라즈마를 생성하여 약 3O 초 정도의 에칭을 하였다. 기판측(시료 스테이지)에
도 20 W의 RF(13.56 MHz)전력을 투입하여, 실질적으로 부(-)의 자기 바이어스 전압을 인가한다. CF4와 Cl2를 혼
합한 제 2 에칭조건에서는 W 막 및 TaN 막과 같은 레벨로 에칭된다. 또한, 게이트 절연막상에 잔사(殘渣;
residue)를 남기지 않고 에칭하기 위해서는, 10∼20% 정도의 비율로 에칭시간을 증가시키면 된다.
상기 제 1 에칭처리에서는, 레지스트로 이루어지는 마스크의 형상을 알맞은 것으로 하는 것에 의해, 기판측에<107>
인가하는 바이어스 전압의 효과에 의해 제 1 도전층 및 제 2 도전층의 단부가 테이퍼 형상으로 형성된다. 이 테
이퍼부의 각도는 15∼45°가 된다. 이렇게 해서, 제 1 에칭처리에 의해 제 1 도전층과 제 2 도전층으로 이루어
지는 제 1 형상의 도전층(617∼622)(제 1 도전층(617a∼622a)과 제 2 도전층(617b∼622b))을 형성한다. 도면부
호 616은 게이트 절연막이고, 제 1 형상의 도전층(617∼622)으로 덮어지지 않은 영역은 20∼50 nm 정도 에칭되
어 얇게 된 영역이 형성된다.
이어서, 레지스트로 이루어지는 마스크를 제거하지 않고서 제 2 에칭처리를 한다(도 7c). 여기서는, 에칭가스에<108>
CF4와 Cl2와 O2를 써서, W 막을 선택적으로 에칭한다. 이 때, 제 2 에칭처리에 의해 제 2 도전층(628b∼633b)을
형성한다. 한편, 제 1 도전층(617a∼622a)은 거의 에칭되지 않고, 제 2 형상의 도전층(628∼633)을 형성한다.
그리고, 레지스트로 이루어지는 마스크를 제거하지 않고서 제 1 도핑처리를 하여, 섬형의 반도체막에 n 형을 부<109>
여하는 불순물 원소를 저농도로 첨가한다. 도핑처리는 이온 도핑법, 혹은 이온 주입법으로 행하면 된다. 이온
도핑법의 조건은 선량(dose amount)을 1×10
13
∼ 5×10
14
원자/cm
2
로 하고, 가속전압을 40∼80 keV로서 행한다.
본 실시예에서는 선량을 1.5 ×10
13
원자/cm
2
로 하고, 가속전압을 6O keV로서 행한다. n형을 부여하는 불순물 원
소로서 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 쓰지만, 여기서는 인(P)을 쓴다. 이 경우, 도
전층(628∼633)이 n 형을 부여하는 불순물 원소에 대하는 마스크가 되어, 자기정합(self-aligning)적으로 불순
물 영역(623∼627)이 형성된다. 불순물 영역(623∼627)에는 1 ×10
18
∼ 1 ×10
20
원자/cm
3
의 농도범위로 n 형을
부여하는 불순물 원소를 첨가한다.
레지스트로 이루어지는 마스크를 제거한 후, 새롭게 레지스트로 이루어지는 마스크(634a∼634c)를 형성하여 제<110>
1 도핑처리보다도 높은 가속전압으로 제 2 도핑처리를 한다. 이온 도핑법의 조건은 선량을 1 ×1O
13
∼ 1 ×1O
15
원자/cm
2
로 하고, 가속전압을 60∼120 keV로서 행한다. 도핑처리는 제 2 도전층(628b, 630b, 632b)을 불순물 원
소에 대하는 마스크로서 사용하여, 제 1 도전층의 테이퍼부의 아래쪽의 섬형의 반도체막에 불순물 원소가 첨가
되도록 도핑한다. 계속해서, 제 2 도핑처리보다 가속전압을 내려 제 3 도핑처리를 하여 도 8a의 상태를 얻는다.
이온 도핑법의 조건은 선량을 1 ×1O
15
∼ 1 ×10
17
원자/cm
2
로 하고, 가속전압을 50∼1O0 keV로서 행한다. 제 2
도핑처리 및 제 3 도핑처리에 의해, 제 1 도전층과 겹치는 저농도불순물 영역(636, 642, 648)에는 1 ×10
18
∼ 5
×10
19
원자/cm
3
의 농도범위로 n 형을 부여하는 불순물 원소를 첨가하고, 고농도 불순물 영역(635, 641, 644,
647)에는 1 ×10
19
∼ 5 ×10
21
원자/cm
3
의 농도범위로 n 형을 부여하는 불순물 원소를 첨가한다.
물론, 적당한 가속전압으로 하여, 제 2 도핑처리 및 제 3 도핑처리는 1회의 도핑처리로, 저농도불순물 영역 및<111>
고농도 불순물 영역을 각각 형성하는 것도 가능하다.
이어서, 레지스트마스크를 제거한 후, 새롭게 레지스트 마스크(650a∼650c)를 형성하여 제 4 도핑처리를 한다.<112>
이 제 4 도핑처리에 의해, p 채널형 TFT의 활성층이 되는 섬형의 반도체막에 상기 도전형과는 반대의 도전형을
부여하는 불순물 원소가 첨가된 불순물 영역(653, 654, 659, 660)을 형성한다. 제 2 도전층(628a∼632a)을 불순
물 원소에 대한 마스크로서 사용하여, p 형을 부여하는 불순물 원소를 첨가하여 자기정합적으로 불순물 영역을
형성한다. 본 실시예에서는, 불순물 영역(653, 654, 659, 660)은 디보란(B2H6)을 사용하는 이온 도핑법으로 형
성한다(도 8b). 이 제 4 도핑처리의 경우에는, n 채널형 TFT을 형성하는 섬형의 반도체막이 레지스트로 이루어
지는 마스크(650a∼650c)로 덮혀져 있다. 제 1 내지 제 3 도핑처리에 의해서, 불순물 영역(653, 659, 660)에는
각각 다른 농도로 인이 첨가되어 있지만, 그 어느 쪽의 영역에서도 p 형을 부여하는 불순물 원소의 농도를 1 ×
1O
19
∼ 5 ×1O
21
원자/cm
3
이 되도록 도핑처리하는 것에 의해, p 채널형 TFT의 소스 영역 및 드레인 영역으로서
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불순물 영역이 기능하는데 아무런 문제도 생기지 않는다.
이상까지의 공정으로, 각각의 섬형의 반도체막에 불순물 영역이 형성된다. 이어서, 활성화처리를 한다. 활성화<113>
처리는, 공지된 레이저 활성화, 열-활성화 또는 RTA 활성화 중 어느 것이라도 좋다. 또한, 레이저 활성화처리
공정의 위치는, 제 1 층간절연막을 형성한 후라도 좋다.
이어서, 레지스트로 이루어지는 마스크(650a∼650c)를 제거하고 제 1 층간절연막(661)을 형성한다. 이 제 1 층<114>
간절연막(661)으로서는, 플라즈마 CVD 법 또는 스퍼터링법을 써, 두께를 100∼200 nm으로 규소를 포함하는 절연
막으로 형성한다. 본 실시예에서는, 플라즈마 CVD 법에 의해 막 두께 150 nm의 산화질화규소막을 형성하였다.
물론, 제 1 층간절연막(661)은 산화질화규소막에 한정되는 것이 아니고, 다른 규소를 포함하는 절연막을 단층
또는 적층구조로서 쓰더라도 좋다.
그리고, 가열처리(300∼550℃에서 1∼12시간의 열처리)를 하면 막을 수소화 처리할 수 있다. 이 공정은 제 1 층<115>
간절연막(661)에 포함되는 수소에 의해 섬형의 반도체막의 채워지지 않은 결합(dangling bond)을 종결하는 공정
이다. 제 1 층간절연막의 존재에 관계없이 섬형의 반도체막을 수소화할 수가 있다. 수소화의 다른 수단으로서,
플라즈마 수소화(플라즈마에 의해 여기된 수소를 쓴다)나, 3∼100%의 수소를 포함하는 분위기속에서 300∼650℃
에서 1∼12시간의 가열처리를 하더라도 좋다.
이어서, 제 1 층간절연막(661) 상에 무기절연막재료 또는 유기절연물재료로 이루어지는 제 2 층간절연막(662)을<116>
형성한다. 본 실시예에서는, 막 두께 1.6μm의 아크릴수지막을 형성하는데, 점도가 10∼1000 cp, 바람직하게는
40∼20O cp인 것을 사용하여, 표면에 요철이 형성되는 것을 쓴다.
본 실시예에서는, 경면(鏡面) 반사를 막기 위해, 표면에 요철(凹凸)이 형성되는 제 2 층간절연막을 형성함으로<117>
써 화소전극의 표면에 요철을 형성하였다. 또한, 화소전극의 표면에 요철을 갖게 하여 광 산란성을 도모하기 위
해, 화소전극의 아래쪽의 영역에 볼록부를 형성하여도 된다. 이 경우, 볼록부의 형성은, TFT의 형성과 같은 포
토마스크로 행할 수 있기 때문에, 공정 수가 증가하지 않고 형성할 수가 있다. 또, 이 볼록부는 배선 및 TFT부
이외의 화소부 영역의 기판상에 적절하게 설치하면 된다. 이렇게 해서, 볼록부를 덮는 절연막의 표면에 형성된
요철에 따라 화소전극의 표면에 요철이 형성된다.
또한, 제 2 층간절연막(662)으로서 표면이 평탄화된 막을 써도 좋다. 이 경우는, 화소전극을 형성한 후, 공지의<118>
샌드 블래스트(sand blast)법이나 에칭법 등의 공정을 추가하여 표면을 요철화시켜, 경면 반사를 막아, 반사광
을 산란시켜 백색도를 증가시키는 것이 바람직하다.
다음에, 제 2 층간절연막(662)을 형성한 후, 제 2 층간절연막(662)에 접하도록, 제 3 층간절연막(672)을 형성한<119>
다.
그리고, 구동회로(686)에서, 각 불순물 영역과 각각 전기적으로 접속하는 배선(663∼667)을 형성한다. 또한, 이<120>
들 배선은, 막 두께 50 nm의 Ti 막과, 막 두께 500 nm의 합금막(Al과 Ti와의 합금막)의 적층막을 패터닝하여 형
성한다. 물론, 2층구조에 한하지 않고, 단층구조라도 좋고, 3층 이상의 적층구조라도 좋다. 또한, 배선의 재료
로서는, Al과 Ti에 한하지 않는다. 예를 들어, TaN 막 상에 Al이나 Cu를 형성하고, 또한 Ti 막을 형성한 적층막
을 패터닝하여 배선을 형성하여도 된다. (도 9)
또한, 화소부(687)에 있어서는, 화소전극(670), 게이트 배선(669), 접속전극(668)을 형성한다. 이 접속전극<121>
(668)에 의해 소스배선(633a와 633b의 적층)은, 화소 TFT와 전기적인 접속이 형성된다. 또한, 게이트 배선(66
9)은, 화소 TFT의 게이트전극과 전기적인 접속이 형성된다. 또한, 화소전극(670)은, 화소 TFT의 드레인 영역
(658)과 전기적인 접속이 형성되고, 또한 유지용량을 형성하는 한쪽의 전극으로서 기능하는 섬형의 반도체막
(606)과 전기적인 접속이 형성된다. 또한, 화소전극(670)으로서는, Al 또는 Ag을 주성분으로 하는 막, 또는 이
들의 적층막 등의 반사성이 뛰어난 재료를 쓰는 것이 바람직하다.
이상과 같은 공정을 실시하여, n 채널형 TFT(681)과 p 채널형 TFT(682)로 이루어지는 CMOS회로, 및 n 채널형<122>
TFT(683)를 갖는 구동회로(686)와, 화소 TFT(684), 유지용량(685)을 갖는 화소부(687)를 동일 기판상에 형성할
수가 있다. 이렇게 해서, 액티브매트릭스기판이 완성된다.
구동회로(686)의 n 채널형 TFT(681)는 채널형성 영역(637), 게이트전극의 일부를 구성하는 제 1 도전층(628a)과<123>
겹치는 저농도 불순물 영역(636)(GOLD 영역), 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역
(652)을 갖는다. 이 n 채널형 TFT(681)과 전극(666)으로 접속하여 CMOS 회로를 형성하는 p 채널형 TFT(682)에
는 채널형성 영역(640), 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(653)과, n 형을 부여
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하는 불순물 원소 및 p 형을 부여하는 불순물 원소가 도입된 불순물 영역(654)을 갖는다. 또한, n 채널형
TFT(683)에는 채널형성 영역(643), 게이트전극의 일부를 구성하는 제 1 도전층(630a)과 겹치는 저농도 불순물
영역(642)(GOLD 영역), 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(656)을 갖는다.
화소부의 화소 TFT(684)에는 채널형성 영역(646), 게이트전극의 외측에 형성되는 저농도불순물 영역(645)(LDD<124>
영역), 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(658)을 갖는다. 또한, 유지용량(685)의
한쪽의 전극으로서 기능하는 섬형의 반도체막에는, n 형을 부여하는 불순물 원소 및 p 형을 부여하는 불순물 원
소가 첨가되어 있다. 유지용량(685)은, 절연막(616)을 유전체로서 사용하는 전극(632a와 632b의 적층)과, 섬형
의 반도체막으로 형성하고 있다.
본 실시예의 화소구조는, 블랙 매트릭스를 사용하지 않고, 화소전극간의 틈이 차광되도록, 화소전극의 단부를<125>
소스배선과 겹치도록 배치형성한다.
(실시예 2) <126>
본 실시예에서는, 본 발명의 레이저 조사방법을 사용하는 TFT의 제작방법에 관해서 설명한다. <127>
우선, 도 12a에 도시된 바와 같이, 절연표면상에 비정질 반도체막을 성막하고, 그 비정질 반도체막을 에칭하여,<128>
섬형의 반도체막(6001, 6002)을 형성한다. 도 12g는, 도 12a의 평면도이고, A-A'에서의 단면도가 도 12a에 해당
한다. 다음에, 도 12b에 도시된 바와 같이, 섬형의 반도체막(6001, 6002)을 덮도록 비정질 반도체막(6003)을 성
막한다. 성막 직전에 희석된 플루오르화수소산으로 막을 세척하여 표면산화막을 제거한 후, 즉시 비정질 반도체
막(6003)을 성막하는 것이 바람직하다. 도 12h는, 도 12b의 평면도이고, A-A`에서의 단면도가 도 12b에 해당한
다.
다음에, 도 12c에 도시하는 바와 같이, 비정질 반도체막(6003)을 패터닝가공하여, 섬형의 반도체막(6001, 600<129>
2)을 덮은 섬형 반도체막 A의 막(6004)이 형성된다. 도 12i는, 도 12c의 평면도이고, A-A`에서의 단면도가 도
12c에 해당한다. 다음에, 도 12d에 도시하는 바와 같이, 섬형 반도체막 A의 막(6004)에, 선택적으로 레이저 빔
을 조사하여, 결정성을 높인다. 도 12j는, 도 12d의 평면도이고, A-A`에서의 단면도가 도 12d에 해당한다.
다음에, 도 12e에 도시하는 바와 같이, 결정성이 높여진 섬형 반도체막 A의 막(6004)을 패터닝하여, 섬형 반도<130>
체막 B가 되는 막(6008)을 형성한다. 도 12k는, 도 12e의 평면도이고, A-A`에 있어서의 단면도가 도 12e에 해당
한다. 그리고, 도 12f에 도시하는 바와 같이, 섬형 반도체막 B의 막(6008)을 활성층으로 사용하는, TFT를 형성
한다. 이하의 구체적인 제작공정은 TFT의 구성에 의해 다르지만, 대표적으로는 섬형 반도체막 B의 막(6008)에
접하도록 게이트 절연막(6009)을 형성하는 공정과, 게이트 절연막 상에 게이트 전극(6010)을 형성하는 공정과,
섬(6008)에 불순물 영역(6011, 6012)과 채널형성 영역(6013)을 형성하는 공정과, 게이트 절연막(6009), 게이트
전극(6010) 및 섬(6008)을 덮어 층간절연막(6014)을 형성하는 공정과, 불순물 영역(6011, 6012)에 접속된 배선
(6015, 6016)을 층간절연막(6014)상에 형성하는 공정이 행하여진다. 도 12l은, 도 12f의 평면도이고, A-A`에 있
어서의 단면도가 도 12f에 해당한다.
또, 불순물 영역(6011, 6012)의 반도체막 두께는, 채널형성 영역(6013)의 반도체막 두께보다도 두껍게 되고, 불<131>
순물 영역의 시트저항(sheet resistant)을 낮출 수 있어, 양호한 트랜지스터 특성에 바람직하다.
(실시예 3) <132>
본 실시예에서는, 촉매를 써 반도체막을 결정화시키는 공정을 포함하는 경우의 실시예를 게시한다. 실시예 1과<133>
는 다른 것만 설명한다. 촉매원소를 쓰는 경우, 일본 특개평7-130652호 공보, 일본 특개평8-78329호 공보로 개
시된 기술을 쓰는 것이 바람직하다.
비정질 반도체막을 성막 후에 Ni를 써 고상 결정화시킨다(이하, 이 결정화방법은 NiSPC로 칭한다). 예를 들어<134>
일본 특개평7-130652호 공보에 개시되어 있는 기술을 쓰는 경우, 중량환산으로 10 ppm의 니켈을 포함하는 초산
니켈염(nickel acetate salt) 용액을 비정질 반도체막에 도포하여 니켈함유층을 형성하고, 500℃, 1시간의 탈수
소 공정 후, 500∼650℃로 4∼12시간, 예를 들어 550℃, 8시간의 열처리를 하여 결정화한다. 한편, 사용가능한
촉매원소는, 니켈(Ni) 이외로도, 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금
(Pt), 동(Cu), 금(Au) 등의 원소를 써도 된다.
또한, 초산니켈염 용액을 도포하는 공정 및 열처리공정은, 섬형 반도체막 A를 형성한 후에, 처리하여도 된다.<135>
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본 발명의 레이저 조사방법을 사용하여, NiSPC 방식으로 결정화된 섬형 반도체막 A의 결정성(crystallinity)을<136>
더욱 높인다. 레이저 빔 조사에 의해 얻어진 다결정 반도체는 촉매원소를 포함하고 있고, 레이저 결정화 후에
그 촉매원소를 결정질 반도체막으로부터 제거하는 공정(게터링(gettering))을 행한다. 게터링은 일본 특개평10-
135468호 공보 또는 일본 특개평10-135469호 공보 등에 기재된 기술을 사용할 수 있다.
구체적으로는, 레이저조사 후에 얻어지는 다결정 반도체막의 일부에 인을 첨가하여, 질소 분위기 중에서 550∼<137>
800℃, 5∼24시간, 예를 들어 600℃, 12시간의 열처리를 한다. 본 발명에 적용하는 경우에는, 섬형 반도체막 A
중 TFT의 활성층이 되는 섬형 반도체막 B이외의 반도체영역에 인을 첨가한 후, 열처리하는 것이 좋다.
그렇게 하면, 다결정 반도체의 인이 첨가된 영역이 게터링 사이트(gettering site)로서 작용하여, 다결정 반도<138>
체 중에 존재하는 인을 인이 첨가된 영역에 편석(偏析; segregating)시킬 수 있다. 이에 의해, TFT의 채널영역
의 촉매원소의 농도를 1 ×10
17
원자/cm
3
이하 바람직하게는 1 ×1O
16
원자/cm
3
정도까지 저감된 섬형의 반도체막을
얻을 수 있다.
(실시예 4) <139>
본 실시예에서는, 본 발명의 레이저 조사방법을 사용하여 형성되는 TFT의 구조에 대해 설명한다. <140>
도 13a에 보이는 TFT는, 채널형성 영역(7001)과, 채널형성 영역(7001)을 끼고 있는 제 1 불순물 영역(7002)과,<141>
제 1 불순물 영역(7002)과 채널형성 영역(7001)의 사이에 끼워진 제 2 불순물 영역을 포함하는 활성층을 갖고
있다. 그리고, 해당 활성층에 접하고 있는 게이트 절연막(7004)과, 해당 게이트 절연막 상에 형성된 게이트전극
(7005)이 TFT에 포함된다. 해당 게이트전극의 측면에 접하도록, 측벽(7006)이 형성된다.
측벽(7006)은 게이트 절연막(7004)을 중간에 두고 제 2 불순물 영역(7003)과 겹쳐져 있고, 도전성을 갖거나, 또<142>
는 절연성을 가져도 된다. 측벽(7006)이 도전성을 갖는 경우, 측벽(7006)을 포함하여 게이트전극으로 하여도 된
다.
도 13b에 보이는 TFT는, 채널형성 영역(7101)과, 채널형성 영역(7101)을 끼고 있는 제 1 불순물 영역(7102)과,<143>
제 1 불순물 영역(7102)과 채널형성 영역(7101)의 사이에 끼워진 제 2 불순물 영역을 포함하는 활성층을 갖고
있다. 그리고, 해당 활성층에 접하고 있는 게이트 절연막(7104)과, 해당 게이트 절연막 상에 적층된 2층의 도전
막(7105, 7106)으로 이루어지는 게이트전극을 갖는다. 상기 도전막(7105)의 상면 및 도전막(7106)의 측면에 접
하도록, 측벽(7107)이 형성되어 있다.
측벽(7107)은 도전성을 갖거나 또는 절연성을 가져도 된다. 측벽(7107)이 도전성을 갖는 경우, 측벽(7107)을 포<144>
함하여 게이트전극으로 사용하여도 된다.
도 13c에 보이는 TFT는, 채널형성 영역(7201)과, 채널형성 영역(7201)을 끼고 있는 제 1 불순물 영역(7202)과,<145>
제 1 불순물 영역(7202)과 채널형성 영역(7201)의 사이에 끼워진 제 2 불순물 영역을 포함하는 활성층을 갖고
있다. 그리고, 해당 활성층에 접하고 있는 게이트 절연막(7204)과, 해당 게이트 절연막 상의 도전막(7205)과,
상기 도전막(7205)의 상면과 측면을 덮고 있는 도전막(7206)과, 상기 도전막(7206)의 측면에 접하는 측벽(720
7)이 형성되어 있다. 도전막(7205)과, 도전막(7206)은 게이트전극으로서 기능한다.
측벽(7207)은 도전성을 갖거나 또는 절연성을 가져도 된다. 측벽(7207)이 도전성을 갖는 경우, 측벽(7207)을 포<146>
함하여 게이트전극으로 사용하여도 된다.
또, 본 실시예는 실시예 1 ∼ 실시예 3 중의 어느 하나와 조합하여 실시할 수도 있다.<147>
발명의 효과
본 발명은 인공적으로 제어한 슈퍼 측방향 성장에 의한 큰 결정입자를 연속적으로 형성시킬 수 있고, 레이저 결<148>
정화공정에서의 기판처리율을 높일 수 있고, 또한, 종래의 SLS 법과는 다르게 특수한 광학 시스템을 필요로 하
지 않는 간편한 레이저 조사방법을 사용하는 반도체장치의 제작방법을 제공할 수가 있다.
도면의 간단한 설명
도 1은 본 발명에 쓰이는 레이저 조사장치의 구성을 보이는 도면.<1>
도 2는 피처리물에 대하여 펄스마다 레이저 빔 스폿(laser beam spot)이 이동하는 것을 나타내는 도면. <2>
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도 3a 및 도 3b는 기판을 회전시켜 기판 내에서의 레이저 빔 조사 스폿의 상대적인 이동방향이 변화되는 것을<3>
보이는 도면.
도 4a 및 도 4b는 상대 이동시의 레이저 빔 스폿과 트랜지스터의 채널 길이 방향 간의 관계를 보이는 도면. <4>
도 5a 및 도 5b는 마커 형성 부분을 보이는 도면. <5>
도 6a 내지 도 6d는 액티브매트릭스 기판의 제작방법을 보이는 도면. <6>
도 7a 내지 도 7c는 액티브매트릭스 기판의 제작방법을 보이는 도면. <7>
도 8a 내지 도 8c는 액티브매트릭스 기판의 제작방법을 보이는 도면. <8>
도 9는 액티브매트릭스 기판의 제작방법을 보이는 도면.<9>
도 10a 및 도 10b는 제 1 실시예에서 설명되는 레이저 조사장치의 광학 시스템을 보이는 도면.<10>
도 11a는 레이저 결정화 후의 표면 SEM 이미지를 도시하는 도면.<11>
도 11b는 결정립계의 상태를 보이는 도면.<12>
도 12a 내지 도 12l은 제 2 실시예에서 설명되는 본 발명의 레이저조사방법을 사용하는 반도체장치의 제작방법<13>
을 보이는 도면.
도 13a 내지 도 13c는 제 4 실시예에서 설명되는 본 발명의 레이저조사방법을 사용하는 반도체장치의 제작방법<14>
을 보이는 도면.
도 14는 결정화 시의 기초막(base film)과 펄스 폭 사이의 관계의 시뮬레이션을 보이는 도면.<15>
※도면의 주요부분에 대한 부호의 설명※<16>
100: 레이저 조사장치 101: 스테이지 컨트롤러<17>
도면
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도면2
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도면3b
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도면4b
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도면7
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도면9
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삭제
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도면10a
도면10b
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도면11a
도면11b
도면12a
도면12b
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도면12c
도면12d
도면12e
도면12f
도면12g
도면12h
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도면12i
도면12j
도면12k
도면12l
도면13a
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도면13c
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